JPH04323756A - 並び替え機能付きデータ転送装置 - Google Patents
並び替え機能付きデータ転送装置Info
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- JPH04323756A JPH04323756A JP9252291A JP9252291A JPH04323756A JP H04323756 A JPH04323756 A JP H04323756A JP 9252291 A JP9252291 A JP 9252291A JP 9252291 A JP9252291 A JP 9252291A JP H04323756 A JPH04323756 A JP H04323756A
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- 230000008707 rearrangement Effects 0.000 title claims abstract description 7
- 238000013500 data storage Methods 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract 1
- 230000006870 function Effects 0.000 description 23
- 238000010586 diagram Methods 0.000 description 14
- 101100490566 Arabidopsis thaliana ADR2 gene Proteins 0.000 description 13
- 101100269260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ADH2 gene Proteins 0.000 description 13
- 101150022075 ADR1 gene Proteins 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は並び替え機能付きデータ
転送装置に関し、特に複数バイト幅のデータを持つコン
ピュータのバスに接続された主記憶部と入出力装置間で
データ並び替え転送を行う並び替え機能付きデータ転送
装置に関する。
転送装置に関し、特に複数バイト幅のデータを持つコン
ピュータのバスに接続された主記憶部と入出力装置間で
データ並び替え転送を行う並び替え機能付きデータ転送
装置に関する。
【０００２】
【従来の技術】従来の並び替え機能付きデータ転送装置
は、図１１に示す様なコンピュータのバスに接続された
主記憶部と、入出力装置との、データ転送を行うシステ
ムにおいて、複数バイト幅のデータを持つコンピュータ
のバス上に、図３及び図８に示す様な、ソース側のデー
タの並びと目的側のデータの並びが異なっている時のデ
ータ転送は、各バイト毎にバイト単位の読み込みと書き
込みを行っていた。ワード単位の転送を行うことは出来
なかった。
は、図１１に示す様なコンピュータのバスに接続された
主記憶部と、入出力装置との、データ転送を行うシステ
ムにおいて、複数バイト幅のデータを持つコンピュータ
のバス上に、図３及び図８に示す様な、ソース側のデー
タの並びと目的側のデータの並びが異なっている時のデ
ータ転送は、各バイト毎にバイト単位の読み込みと書き
込みを行っていた。ワード単位の転送を行うことは出来
なかった。
【０００３】
【発明が解決しようとする課題】上述した従来の並び替
え機能付きデータ転送装置は、 データの並びが異な
る時は、バイト毎の転送しか出来ない為、バスのデータ
幅が大きくても、バイト毎にバスを使用し、バスの使用
効率が大幅に低下していた。
え機能付きデータ転送装置は、 データの並びが異な
る時は、バイト毎の転送しか出来ない為、バスのデータ
幅が大きくても、バイト毎にバスを使用し、バスの使用
効率が大幅に低下していた。
【０００４】
【課題を解決するための手段】第１の発明の並び替え機
能付きデータ転送装置は、上位バス上のアドレス空間の
アドレスを保持し、これを上位バス上に出力する上位ア
ドレス保持部と、上位バスを起動しデータ転送の開始と
終了を制御する上位バス制御部と、前記バス制御部から
の読み込み制御によりバス上のデータを保持する読み込
みレジスタと、これを転送制御部からの指示された回数
だけバイト単位にシフトし書き込みデータとして保持す
る書き込みレジスタから成るデータ保持部と、これらの
動作を制御する転送制御部と、ＩＯバス上のアドレス空
間のアドレスを保持し、これをＩＯバス上に出力するＩ
Ｏアドレス保持部と、ＩＯバスを起動しデータ転送の開
始と終了を制御するＩＯバス制御部とを持ち、上位バス
上のアドレス空間から読み込んだデータを、データ保持
部で保持し、ＩＯバス上の書き込み先のデータの並びに
一致させる為に転送制御部から指示された回数分、デー
タをバイト単位にシフトし、シフト終了後の並び替えデ
ータを、ＩＯバス上のアドレス空間に書き込むようにす
る。
能付きデータ転送装置は、上位バス上のアドレス空間の
アドレスを保持し、これを上位バス上に出力する上位ア
ドレス保持部と、上位バスを起動しデータ転送の開始と
終了を制御する上位バス制御部と、前記バス制御部から
の読み込み制御によりバス上のデータを保持する読み込
みレジスタと、これを転送制御部からの指示された回数
だけバイト単位にシフトし書き込みデータとして保持す
る書き込みレジスタから成るデータ保持部と、これらの
動作を制御する転送制御部と、ＩＯバス上のアドレス空
間のアドレスを保持し、これをＩＯバス上に出力するＩ
Ｏアドレス保持部と、ＩＯバスを起動しデータ転送の開
始と終了を制御するＩＯバス制御部とを持ち、上位バス
上のアドレス空間から読み込んだデータを、データ保持
部で保持し、ＩＯバス上の書き込み先のデータの並びに
一致させる為に転送制御部から指示された回数分、デー
タをバイト単位にシフトし、シフト終了後の並び替えデ
ータを、ＩＯバス上のアドレス空間に書き込むようにす
る。
【０００５】また、第２の発明の並び替え機能付きデー
タ転送装置は、前記第１の発明のデータ保持部の読み込
みレジスタと書き込みレジスタに、データの有効を示す
有効フラグを追加して持ち、これを転送制御部からのシ
フトを指示された時バイト単位に有効フラグに対応する
データ、フラグを順次シフトし有効フラグに対応するデ
ータをシフト方向に詰めるシフト制御を行うように構成
している。
タ転送装置は、前記第１の発明のデータ保持部の読み込
みレジスタと書き込みレジスタに、データの有効を示す
有効フラグを追加して持ち、これを転送制御部からのシ
フトを指示された時バイト単位に有効フラグに対応する
データ、フラグを順次シフトし有効フラグに対応するデ
ータをシフト方向に詰めるシフト制御を行うように構成
している。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１及び図６は、それぞれ本発明の第１の
発明及び第２の発明の並び替え機能付きデータ転送装置
の一実施例を示すブロック図である。全体のシステム構
成図である図１１に示す構成のシステムにおいて、メモ
リからメモリへのデータ転送する時の動作について説明
する。
発明及び第２の発明の並び替え機能付きデータ転送装置
の一実施例を示すブロック図である。全体のシステム構
成図である図１１に示す構成のシステムにおいて、メモ
リからメモリへのデータ転送する時の動作について説明
する。
【０００８】本実施例では、各制御部を以下の略称で呼
ぶ。 上位アドレス保持部：ＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部
上位バス制御部：ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部 データ保持部 ：ＤＡＴ＿ＣＮＴ 部
転送制御部 ：ＳＥＱ＿ＣＮＴ 部 ＩＯアドレス保持部：ＩＯ＿ＡＤＲ＿ＣＮＴ部
ＩＯバス制御部：ＩＯ＿ＢＵＳ＿ＣＮＴ部 まず、第１の発明につき説明する。本第１の発明の実施
例の並び替え機能付きデータ転送装置におけるメモリ上
のデータの並びを示す図である図３に示す様に上位バス
上のアドレスＡＤＲ１にソースデータがあった時、これ
をＩＯバス上のメモリ上のＡＤＲ２に目的データとして
、転送する時についてＳＥＱ＿ＣＮＴ 部の動作と、Ｄ
ＡＴ＿ＣＮＴ 部他の動作について説明する。 １．まずＳＥＱ＿ＣＮＴ 部が、ＡＤＲ＿ＣＮＴ 部に
、ソースデータの先頭アドレス ＡＤＲ１をセットす
る。次に、ＢＵＳ＿ＣＮＴ 部に対しＡＤＲ＿ＣＮＴ
部のセットされたアドレスのバスデータ幅の応じたデー
タ読み込みを指示する。
ぶ。 上位アドレス保持部：ＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部
上位バス制御部：ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部 データ保持部 ：ＤＡＴ＿ＣＮＴ 部
転送制御部 ：ＳＥＱ＿ＣＮＴ 部 ＩＯアドレス保持部：ＩＯ＿ＡＤＲ＿ＣＮＴ部
ＩＯバス制御部：ＩＯ＿ＢＵＳ＿ＣＮＴ部 まず、第１の発明につき説明する。本第１の発明の実施
例の並び替え機能付きデータ転送装置におけるメモリ上
のデータの並びを示す図である図３に示す様に上位バス
上のアドレスＡＤＲ１にソースデータがあった時、これ
をＩＯバス上のメモリ上のＡＤＲ２に目的データとして
、転送する時についてＳＥＱ＿ＣＮＴ 部の動作と、Ｄ
ＡＴ＿ＣＮＴ 部他の動作について説明する。 １．まずＳＥＱ＿ＣＮＴ 部が、ＡＤＲ＿ＣＮＴ 部に
、ソースデータの先頭アドレス ＡＤＲ１をセットす
る。次に、ＢＵＳ＿ＣＮＴ 部に対しＡＤＲ＿ＣＮＴ
部のセットされたアドレスのバスデータ幅の応じたデー
タ読み込みを指示する。
【０００９】２．ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部は、ＳＥ
Ｑ＿ＣＮＴ 部からの指示により接続された上位バス上
のメモリに対して指定されたアドレスに対する読み込み
動作を開始する。まずＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部に対
し上位バスへのアドレス出力を指示する。ＨＯＳＴ＿Ａ
ＤＲ＿ＣＮＴ部は、ＳＥＱ＿ＣＮＴ 部からセットされ
た ＡＤＲ１ を上位バス上に出力する。さらにメ
モリからのデータが確定すると、ＨＯＳＴ＿ＢＵＳ＿Ｃ
ＮＴ部は、ＤＡＴ＿ＣＮＴ 部に対しデータの保持を指
示する。この時転送は、４バイト転送を行うが、上位２
バイトは無効データである。 ＤＡＴ＿ＣＮＴ 部は、バスからのデータを読み取り側
のレジスタにセットする（図４フェーズ１）。データが
、ＤＡＴ＿ＣＮＴ 部に読み取られ後、ＨＯＳＴ＿ＢＵ
Ｓ＿ＣＮＴ部は、ＳＥＱ＿ＣＮＴ 部に読み込み完了を
通知する。 ３．次にＳＥＱ＿ＣＮＴ 部は、ＤＡＴ＿ＣＮＴ 部に
４バイト左シフトを指示する。 ＤＡＴ＿ＣＮＴ 部
は、本第１の発明の実施例の並び替え機能付きデータ転
送装置におけるデータ保持部（ＤＡＴ＿ＣＮＴ 部）の
詳細を示す図である図２に示す様に読み込み用の４バイ
トレジスタと、その左シフト方向に、書き込み用の４バ
イトレジスタをもち、各レジスタは、バイト単位に左シ
フト出来る構成になっている。ＤＡＴ＿ＣＮＴ 部は、
左シフト指示を受け図４フェーズ２の状態になっている
。 ４．さらにＳＥＱ＿ＣＮＴ 部は、次のメモリ番地（Ａ
ＤＲ１＋４番地）をＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部にセッ
トし、ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部に対し次の読み込み
を指示する。この時の転送は、バスのデータ幅に応じた
転送を行う。ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部は、ＡＤＲ１
＋４番地の内容を読み込みＤＡＴ＿ＣＮＴ 部にデータ
を保持させる。（図４フェーズ３） ５．ＳＥＱ＿ＣＮＴ 部は、読み込み終了後、ソースデ
ータと目的データの並び替えを行う様に、データのシフ
ト数を求める。本例では、２バイトシフトである。
求めたシフト数で、ＤＡＴ＿ＣＮＴ 部に対し左シフト
を指示する。（図４フェーズ４） データのシフト完了後、ＳＥＱ＿ＣＮＴ 部は、ＩＯバ
ス上のメモリのＡＤＲ２に対する書き込み動作を開始す
る。ＩＯ＿ＡＤＲ＿ＣＮＴ部に、目的データの先頭アド
レス ＡＤＲ２をセットする。次に、ＩＯ＿ＢＵＳ＿
ＣＮＴ部に対しＩＯ＿ＡＤＲ＿ＣＮＴ部のセットされた
アドレスにデータ書き込みを指示する。
Ｑ＿ＣＮＴ 部からの指示により接続された上位バス上
のメモリに対して指定されたアドレスに対する読み込み
動作を開始する。まずＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部に対
し上位バスへのアドレス出力を指示する。ＨＯＳＴ＿Ａ
ＤＲ＿ＣＮＴ部は、ＳＥＱ＿ＣＮＴ 部からセットされ
た ＡＤＲ１ を上位バス上に出力する。さらにメ
モリからのデータが確定すると、ＨＯＳＴ＿ＢＵＳ＿Ｃ
ＮＴ部は、ＤＡＴ＿ＣＮＴ 部に対しデータの保持を指
示する。この時転送は、４バイト転送を行うが、上位２
バイトは無効データである。 ＤＡＴ＿ＣＮＴ 部は、バスからのデータを読み取り側
のレジスタにセットする（図４フェーズ１）。データが
、ＤＡＴ＿ＣＮＴ 部に読み取られ後、ＨＯＳＴ＿ＢＵ
Ｓ＿ＣＮＴ部は、ＳＥＱ＿ＣＮＴ 部に読み込み完了を
通知する。 ３．次にＳＥＱ＿ＣＮＴ 部は、ＤＡＴ＿ＣＮＴ 部に
４バイト左シフトを指示する。 ＤＡＴ＿ＣＮＴ 部
は、本第１の発明の実施例の並び替え機能付きデータ転
送装置におけるデータ保持部（ＤＡＴ＿ＣＮＴ 部）の
詳細を示す図である図２に示す様に読み込み用の４バイ
トレジスタと、その左シフト方向に、書き込み用の４バ
イトレジスタをもち、各レジスタは、バイト単位に左シ
フト出来る構成になっている。ＤＡＴ＿ＣＮＴ 部は、
左シフト指示を受け図４フェーズ２の状態になっている
。 ４．さらにＳＥＱ＿ＣＮＴ 部は、次のメモリ番地（Ａ
ＤＲ１＋４番地）をＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部にセッ
トし、ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部に対し次の読み込み
を指示する。この時の転送は、バスのデータ幅に応じた
転送を行う。ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部は、ＡＤＲ１
＋４番地の内容を読み込みＤＡＴ＿ＣＮＴ 部にデータ
を保持させる。（図４フェーズ３） ５．ＳＥＱ＿ＣＮＴ 部は、読み込み終了後、ソースデ
ータと目的データの並び替えを行う様に、データのシフ
ト数を求める。本例では、２バイトシフトである。
求めたシフト数で、ＤＡＴ＿ＣＮＴ 部に対し左シフト
を指示する。（図４フェーズ４） データのシフト完了後、ＳＥＱ＿ＣＮＴ 部は、ＩＯバ
ス上のメモリのＡＤＲ２に対する書き込み動作を開始す
る。ＩＯ＿ＡＤＲ＿ＣＮＴ部に、目的データの先頭アド
レス ＡＤＲ２をセットする。次に、ＩＯ＿ＢＵＳ＿
ＣＮＴ部に対しＩＯ＿ＡＤＲ＿ＣＮＴ部のセットされた
アドレスにデータ書き込みを指示する。
【００１０】６．ＩＯ＿ＢＵＳ＿ＣＮＴ部は、ＳＥＱ＿
ＣＮＴ 部からの指示によりＩＯバスに接続されたメモ
リに対して指定されたアドレスに対する書き込み動作を
開始する。まずＩＯ＿ＡＤＲ＿ＣＮＴ部に対しＩＯバス
へのアドレス出力を指示する。 ＩＯ＿ＡＤＲ＿ＣＮＴ部は、ＳＥＱ＿ＣＮＴ 部からセ
ットされた ＡＤＲ２ をＩＯバス上に出力する。 ＤＡＴ＿ＣＮＴ部から書き込みレジスタの内容をバスに
出力する様に指示する。 データが、ＤＡＴ＿ＣＮＴ
部からメモリに書き込まれた後、ＩＯ＿ＢＵＳ＿ＣＮ
Ｔ部は、ＳＥＱ＿ＣＮＴ 部に読み込み完了を通知する
。 ７．次にＳＥＱ＿ＣＮＴ 部は、ＤＡＴ＿ＣＮＴ 部に
２バイト左シフトを指示する。この時のシフト数は、バ
スのバイト幅数から前記５で求めたシフト数引いた数で
ある。ＤＡＴ＿ＣＮＴ 部は、左シフト指示を受け図４
フェーズ５の状態になる。 ＳＥＱ＿ＣＮＴ部は、ＡＤＲ２アドレスを＋４する。 以下 ４，５，６，７の順に転送が終了するまで繰り
返す。
ＣＮＴ 部からの指示によりＩＯバスに接続されたメモ
リに対して指定されたアドレスに対する書き込み動作を
開始する。まずＩＯ＿ＡＤＲ＿ＣＮＴ部に対しＩＯバス
へのアドレス出力を指示する。 ＩＯ＿ＡＤＲ＿ＣＮＴ部は、ＳＥＱ＿ＣＮＴ 部からセ
ットされた ＡＤＲ２ をＩＯバス上に出力する。 ＤＡＴ＿ＣＮＴ部から書き込みレジスタの内容をバスに
出力する様に指示する。 データが、ＤＡＴ＿ＣＮＴ
部からメモリに書き込まれた後、ＩＯ＿ＢＵＳ＿ＣＮ
Ｔ部は、ＳＥＱ＿ＣＮＴ 部に読み込み完了を通知する
。 ７．次にＳＥＱ＿ＣＮＴ 部は、ＤＡＴ＿ＣＮＴ 部に
２バイト左シフトを指示する。この時のシフト数は、バ
スのバイト幅数から前記５で求めたシフト数引いた数で
ある。ＤＡＴ＿ＣＮＴ 部は、左シフト指示を受け図４
フェーズ５の状態になる。 ＳＥＱ＿ＣＮＴ部は、ＡＤＲ２アドレスを＋４する。 以下 ４，５，６，７の順に転送が終了するまで繰り
返す。
【００１１】転送終了時ＤＡＴ＿ＣＮＴ 部に残データ
が残ることがある。（図４フェーズ５状態で終了する時
）この時ＳＥＱ＿ＣＮＴ 部は、最後のデータ書き込み
の為、ＤＡＴ＿ＣＮＴ 部に対し左２バイト転送を指示
し、（図４フェーズ６） シフト後にメモリ書き込みを行わせる。図５は、本第１
の発明の実施例の並び替え機能付きデータ転送装置にお
ける転送制御部での処理の流れ図である。以上の動作を
行う事により、データの並び方を替えた転送が可能とな
る。さらに、７．の動作における ＡＤＲ２に対する
＋４の動作を行わないでＡＤＲ２を周辺装置に割り当て
た時には、メモリと周辺装置間のデータ転送になる。つ
ぎに、第２の発明につき説明する。本第２の発明の実施
例の並び替え機能付きデータ転送装置におけるメモリ上
のデータの並びを示す図である図８に示す様にメモリー
上のアドレスＡＤＲ１にソースデータがあった時、これ
をメモリ上のＡＤＲ２に目的データとして、転送する時
についてＳＥＱ＿ＣＮＴ 部の動作と、ＤＡＴ＿ＣＮＴ
部他の動作について説明する。本構成では、ＤＡＴ＿
ＣＮＴ 部には、本第２の発明の実施例の並び替え機能
付きデータ転送装置におけるデータ保持部（ＤＡＴ＿Ｃ
ＮＴ 部）の詳細を示す図である図７に示す様に各デー
タバイト毎にＤＡＴＡ＿ＲＥＧとＶ＿ＢＩＴ 及びＤＡ
ＴＡ＿ＲＥＧとＶ＿ＢＩＴ のシフト動作を制御するＳ
ＦＴ＿ＣＮＴ を持つ。ＳＦＴ＿ＣＮＴ は、自分から
見てシフト方向（本図では左方向）のＶ＿ＢＩＴ が立
っていなければ、ＤＡＴＡ＿ＲＥＧとＶ＿ＢＩＴ をシ
フト方向のＤＡＴＡ＿ＲＥＧとＶ＿ＢＩＴ に転送する
制御を行う。Ｖ＿ＢＩＴ は、前記ＳＦＴ＿ＣＮＴ か
らの制御と、自分に対応するバスからのＤＡＴＡ＿ＲＥ
Ｇへの書き込みでセットされ、ＳＥＱ＿ＣＮＴ 部から
の直接書き込みで、セット／リセットされる。 １．まずＳＥＱ＿ＣＮＴ 部が、ＨＯＳＴ＿ＡＤＲ＿Ｃ
ＮＴ部に、ソースデータの先頭アドレス ＡＤＲ１を
セットする。次に、ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部に対し
ＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部のセットされたアドレスの
データ読み込みを指示する。
が残ることがある。（図４フェーズ５状態で終了する時
）この時ＳＥＱ＿ＣＮＴ 部は、最後のデータ書き込み
の為、ＤＡＴ＿ＣＮＴ 部に対し左２バイト転送を指示
し、（図４フェーズ６） シフト後にメモリ書き込みを行わせる。図５は、本第１
の発明の実施例の並び替え機能付きデータ転送装置にお
ける転送制御部での処理の流れ図である。以上の動作を
行う事により、データの並び方を替えた転送が可能とな
る。さらに、７．の動作における ＡＤＲ２に対する
＋４の動作を行わないでＡＤＲ２を周辺装置に割り当て
た時には、メモリと周辺装置間のデータ転送になる。つ
ぎに、第２の発明につき説明する。本第２の発明の実施
例の並び替え機能付きデータ転送装置におけるメモリ上
のデータの並びを示す図である図８に示す様にメモリー
上のアドレスＡＤＲ１にソースデータがあった時、これ
をメモリ上のＡＤＲ２に目的データとして、転送する時
についてＳＥＱ＿ＣＮＴ 部の動作と、ＤＡＴ＿ＣＮＴ
部他の動作について説明する。本構成では、ＤＡＴ＿
ＣＮＴ 部には、本第２の発明の実施例の並び替え機能
付きデータ転送装置におけるデータ保持部（ＤＡＴ＿Ｃ
ＮＴ 部）の詳細を示す図である図７に示す様に各デー
タバイト毎にＤＡＴＡ＿ＲＥＧとＶ＿ＢＩＴ 及びＤＡ
ＴＡ＿ＲＥＧとＶ＿ＢＩＴ のシフト動作を制御するＳ
ＦＴ＿ＣＮＴ を持つ。ＳＦＴ＿ＣＮＴ は、自分から
見てシフト方向（本図では左方向）のＶ＿ＢＩＴ が立
っていなければ、ＤＡＴＡ＿ＲＥＧとＶ＿ＢＩＴ をシ
フト方向のＤＡＴＡ＿ＲＥＧとＶ＿ＢＩＴ に転送する
制御を行う。Ｖ＿ＢＩＴ は、前記ＳＦＴ＿ＣＮＴ か
らの制御と、自分に対応するバスからのＤＡＴＡ＿ＲＥ
Ｇへの書き込みでセットされ、ＳＥＱ＿ＣＮＴ 部から
の直接書き込みで、セット／リセットされる。 １．まずＳＥＱ＿ＣＮＴ 部が、ＨＯＳＴ＿ＡＤＲ＿Ｃ
ＮＴ部に、ソースデータの先頭アドレス ＡＤＲ１を
セットする。次に、ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部に対し
ＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部のセットされたアドレスの
データ読み込みを指示する。
【００１２】２．ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部は、ＳＥ
Ｑ＿ＣＮＴ 部からの指示により接続された上位バス上
のメモリに対して指定されたアドレスに対する読み込み
動作を開始する。まずＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部に対
し上位バスへのアドレス出力を指示する。ＨＯＳＴ＿Ａ
ＤＲ＿ＣＮＴ部は、ＳＥＱ＿ＣＮＴ 部からセットされ
た ＡＤＲ１ を上位バス上に出力する。さらにメ
モリからのデータが確定すると、ＨＯＳＴ＿ＢＵＳ＿Ｃ
ＮＴ部は、ＤＡＴ＿ＣＮＴ 部に対しデータの保持を指
示する。この時転送は、４バイト転送を行うが、上位２
バイトは無効データである。 ＤＡＴ＿ＣＮＴ 部は、バスからのデータを読み取り側
のレジスタにセットする。またＳＥＱ＿ＣＮＴ 部は、
ＤＡＴ＿ＣＮＴ 部のＶ＿ＢＩＴ を、目的データの最
初のデータ並びに対応した形式でセットする。（図９フ
ェーズ１）。 データが、ＤＡＴ＿ＣＮＴ 部に読み
取られ後、ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部は、ＳＥＱ＿Ｃ
ＮＴ 部に読み込み完了を通知する。 ３．次にＳＥＱ＿ＣＮＴ 部は、ＤＡＴ＿ＣＮＴ 部に
左シフトを指示する。 ＤＡＴ＿ＣＮＴ 部は、前記
した様にＶ＿ＢＩＴ の状態で、順次左方向へシフトし
て行く。ＤＡＴ＿ＣＮＴ 部は、図９フェーズ２の状態
になる。 ４．さらにＳＥＱ＿ＣＮＴ 部は、次のメモリ番地（Ａ
ＤＲ１＋４番地）をＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部にセッ
トし、ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部に対し次の読み込み
を指示する。 ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部は、ＡＤ
Ｒ１＋４番地の内容を読み込みＤＡＴ＿ＣＮＴ 部にデ
ータを保持させる。この時の読み込みデータは、４バイ
トである。（図９フェーズ３） ５．ＳＥＱ＿ＣＮＴ 部は、読み込み終了後、ＤＡＴ＿
ＣＮＴ 部にシフト指示を行う。ＤＡＴ＿ＣＮＴ 部は
、Ｖ＿ＢＩＴ の状態に応じて順次左シフトし、データ
を左詰めにする。（図９フェーズ４） データのシフト完了後、ＳＥＱ＿ＣＮＴ 部は、ＩＯバ
ス上のメモリＡＤＲ２に対する書き込み動作を開始する
。ＩＯ＿ＡＤＲ＿ＣＮＴ部に、目的データの先頭アドレ
ス ＡＤＲ２をセットする。次に、ＩＯ＿ＢＵＳ＿Ｃ
ＮＴ部に対しＩＯ＿ＡＤＲ＿ＣＮＴ部のセットされたア
ドレスにデータ書き込みを指示する。
Ｑ＿ＣＮＴ 部からの指示により接続された上位バス上
のメモリに対して指定されたアドレスに対する読み込み
動作を開始する。まずＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部に対
し上位バスへのアドレス出力を指示する。ＨＯＳＴ＿Ａ
ＤＲ＿ＣＮＴ部は、ＳＥＱ＿ＣＮＴ 部からセットされ
た ＡＤＲ１ を上位バス上に出力する。さらにメ
モリからのデータが確定すると、ＨＯＳＴ＿ＢＵＳ＿Ｃ
ＮＴ部は、ＤＡＴ＿ＣＮＴ 部に対しデータの保持を指
示する。この時転送は、４バイト転送を行うが、上位２
バイトは無効データである。 ＤＡＴ＿ＣＮＴ 部は、バスからのデータを読み取り側
のレジスタにセットする。またＳＥＱ＿ＣＮＴ 部は、
ＤＡＴ＿ＣＮＴ 部のＶ＿ＢＩＴ を、目的データの最
初のデータ並びに対応した形式でセットする。（図９フ
ェーズ１）。 データが、ＤＡＴ＿ＣＮＴ 部に読み
取られ後、ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部は、ＳＥＱ＿Ｃ
ＮＴ 部に読み込み完了を通知する。 ３．次にＳＥＱ＿ＣＮＴ 部は、ＤＡＴ＿ＣＮＴ 部に
左シフトを指示する。 ＤＡＴ＿ＣＮＴ 部は、前記
した様にＶ＿ＢＩＴ の状態で、順次左方向へシフトし
て行く。ＤＡＴ＿ＣＮＴ 部は、図９フェーズ２の状態
になる。 ４．さらにＳＥＱ＿ＣＮＴ 部は、次のメモリ番地（Ａ
ＤＲ１＋４番地）をＨＯＳＴ＿ＡＤＲ＿ＣＮＴ部にセッ
トし、ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部に対し次の読み込み
を指示する。 ＨＯＳＴ＿ＢＵＳ＿ＣＮＴ部は、ＡＤ
Ｒ１＋４番地の内容を読み込みＤＡＴ＿ＣＮＴ 部にデ
ータを保持させる。この時の読み込みデータは、４バイ
トである。（図９フェーズ３） ５．ＳＥＱ＿ＣＮＴ 部は、読み込み終了後、ＤＡＴ＿
ＣＮＴ 部にシフト指示を行う。ＤＡＴ＿ＣＮＴ 部は
、Ｖ＿ＢＩＴ の状態に応じて順次左シフトし、データ
を左詰めにする。（図９フェーズ４） データのシフト完了後、ＳＥＱ＿ＣＮＴ 部は、ＩＯバ
ス上のメモリＡＤＲ２に対する書き込み動作を開始する
。ＩＯ＿ＡＤＲ＿ＣＮＴ部に、目的データの先頭アドレ
ス ＡＤＲ２をセットする。次に、ＩＯ＿ＢＵＳ＿Ｃ
ＮＴ部に対しＩＯ＿ＡＤＲ＿ＣＮＴ部のセットされたア
ドレスにデータ書き込みを指示する。
【００１３】６．ＩＯ＿ＢＵＳ＿ＣＮＴ部は、ＳＥＱ＿
ＣＮＴ 部からの指示により接続されたメモリに対して
指定されたアドレスに対する書き込み動作を開始する。 まずＩＯ＿ＡＤＲ＿ＣＮＴ部に対しバスへのアドレス出
力を指示する。ＩＯ＿ＡＤＲ＿ＣＮＴ部は、ＳＥＱ＿Ｃ
ＮＴ 部からセットされた ＡＤＲ２ をＩＯバス
上に出力する。ＤＡＴ＿ＣＮＴ 部から書き込みレジス
タの内容をＩＯバスに出力する様に指示する。 デー
タが、ＤＡＴ＿ＣＮＴ 部からメモリに書き込まれた後
、ＩＯ＿ＢＵＳ＿ＣＮＴ部は、ＳＥＱ＿ＣＮＴ 部に読
み込み完了を通知する。次にＳＥＱ＿ＣＮＴ 部は、Ｄ
ＡＴ＿ＣＮＴ 部の左側４バイト分のＶ＿ＢＩＴ をク
リアする。（図９フェーズ５） ７．ＳＥＱ＿ＣＮＴ 部は、ＤＡＴ＿ＣＮＴ 部に左シ
フトを指示する。 ＤＡＴ＿ＣＮＴ 部は、シフト指示を受け図９フェーズ
６の状態になる。 ＳＥＱ＿ＣＮＴ 部は、ＡＤＲ２
アドレスを＋４する。 以下 ４，５，６，７の順に転送が終了するまで繰り
返す。転送終了時ＤＡＴ＿ＣＮＴ 部に残データが残る
ことがある。（図９フェーズ６状態で終了する時）この
時ＳＥＱ＿ＣＮＴ 部は、最後のデータ書き込みをＩＯ
＿ＢＵＳ＿ＣＮＴ部に指示し、ＩＯバス上のメモリに書
き込みを行わせる。図１０は、本第２の発明の実施例の
並び替え機能付きデータ転送装置における転送制御部で
の処理の流れ図である。以上の動作を行う事により、デ
ータの並び方を替えた転送が可能となる。さらに ７
．の動作における ＡＤＲ２に対する＋４の動作を行
わないでＡＤＲ２を周辺装置に割り当てた時には、メモ
リと周辺装置間のデータ転送になる。
ＣＮＴ 部からの指示により接続されたメモリに対して
指定されたアドレスに対する書き込み動作を開始する。 まずＩＯ＿ＡＤＲ＿ＣＮＴ部に対しバスへのアドレス出
力を指示する。ＩＯ＿ＡＤＲ＿ＣＮＴ部は、ＳＥＱ＿Ｃ
ＮＴ 部からセットされた ＡＤＲ２ をＩＯバス
上に出力する。ＤＡＴ＿ＣＮＴ 部から書き込みレジス
タの内容をＩＯバスに出力する様に指示する。 デー
タが、ＤＡＴ＿ＣＮＴ 部からメモリに書き込まれた後
、ＩＯ＿ＢＵＳ＿ＣＮＴ部は、ＳＥＱ＿ＣＮＴ 部に読
み込み完了を通知する。次にＳＥＱ＿ＣＮＴ 部は、Ｄ
ＡＴ＿ＣＮＴ 部の左側４バイト分のＶ＿ＢＩＴ をク
リアする。（図９フェーズ５） ７．ＳＥＱ＿ＣＮＴ 部は、ＤＡＴ＿ＣＮＴ 部に左シ
フトを指示する。 ＤＡＴ＿ＣＮＴ 部は、シフト指示を受け図９フェーズ
６の状態になる。 ＳＥＱ＿ＣＮＴ 部は、ＡＤＲ２
アドレスを＋４する。 以下 ４，５，６，７の順に転送が終了するまで繰り
返す。転送終了時ＤＡＴ＿ＣＮＴ 部に残データが残る
ことがある。（図９フェーズ６状態で終了する時）この
時ＳＥＱ＿ＣＮＴ 部は、最後のデータ書き込みをＩＯ
＿ＢＵＳ＿ＣＮＴ部に指示し、ＩＯバス上のメモリに書
き込みを行わせる。図１０は、本第２の発明の実施例の
並び替え機能付きデータ転送装置における転送制御部で
の処理の流れ図である。以上の動作を行う事により、デ
ータの並び方を替えた転送が可能となる。さらに ７
．の動作における ＡＤＲ２に対する＋４の動作を行
わないでＡＤＲ２を周辺装置に割り当てた時には、メモ
リと周辺装置間のデータ転送になる。
【００１４】
【発明の効果】以上説明したように、本発明の並び替え
機能付きデータ転送装置は、並び替えの転送が可能にな
ることにより、データの並びが異なる転送においてもバ
スのデータ幅に応じたバス転送が可能になり、バスの使
用効率を低下させることが無くなる。
機能付きデータ転送装置は、並び替えの転送が可能にな
ることにより、データの並びが異なる転送においてもバ
スのデータ幅に応じたバス転送が可能になり、バスの使
用効率を低下させることが無くなる。
【図１】本発明の第１の発明の並び替え機能付きデータ
転送装置の一実施例を示すブロック図である。
転送装置の一実施例を示すブロック図である。
【図２】本第１の発明の実施例の並び替え機能付きデー
タ転送装置におけるデータ保持部（ＤＡＴ＿ＣＮＴ 部
）の詳細を示す図である。
タ転送装置におけるデータ保持部（ＤＡＴ＿ＣＮＴ 部
）の詳細を示す図である。
【図３】本第１の発明の実施例の並び替え機能付きデー
タ転送装置におけるメモリ上のデータの並びを示す図で
ある。
タ転送装置におけるメモリ上のデータの並びを示す図で
ある。
【図４】本第１の発明の実施例の並び替え機能付きデー
タ転送装置におけるデータ保持部におけるデータの流れ
を示す図である。
タ転送装置におけるデータ保持部におけるデータの流れ
を示す図である。
【図５】本第１の発明の実施例の並び替え機能付きデー
タ転送装置における転送制御部での処理の流れ図である
。
タ転送装置における転送制御部での処理の流れ図である
。
【図６】本発明の第２の発明の並び替え機能付きデータ
転送装置の一実施例を示すブロック図である。
転送装置の一実施例を示すブロック図である。
【図７】本第２の発明の実施例の並び替え機能付きデー
タ転送装置におけるデータ保持部（ＤＡＴ＿ＣＮＴ 部
）の詳細を示す図である。
タ転送装置におけるデータ保持部（ＤＡＴ＿ＣＮＴ 部
）の詳細を示す図である。
【図８】本第２の発明の実施例の並び替え機能付きデー
タ転送装置におけるメモリ上のデータの並びを示す図で
ある。
タ転送装置におけるメモリ上のデータの並びを示す図で
ある。
【図９】本第２の発明の実施例の並び替え機能付きデー
タ転送装置におけるデータ保持部におけるデータの流れ
を示す図である。
タ転送装置におけるデータ保持部におけるデータの流れ
を示す図である。
【図１０】本第２の発明の実施例の並び替え機能付きデ
ータ転送装置における転送制御部での処理の流れ図であ
る。
ータ転送装置における転送制御部での処理の流れ図であ
る。
【図１１】全体のシステム構成図である。
Claims (2)
- 【請求項１】 上位バス上のアドレス空間のアドレス
を保持し、これを上位バス上に出力する上位アドレス保
持部と、上位バスを起動しデータ転送の開始と終了を制
御する上位バス制御部と、前記バス制御部からの読み込
み制御によりバス上のデータを保持する読み込みレジス
タと、これを転送制御部からの指示された回数だけバイ
ト単位にシフトし書き込みデータとして保持する書き込
みレジスタから成るデータ保持部と、これらの動作を制
御する転送制御部と、ＩＯバス上のアドレス空間のアド
レスを保持し、これをＩＯバス上に出力するＩＯアドレ
ス保持部と、ＩＯバスを起動しデータ転送の開始と終了
を制御するＩＯバス制御部とを持ち、上位バス上のアド
レス空間から読み込んだデータを、データ保持部で保持
し、ＩＯバス上の書き込み先のデータの並びに一致させ
る為に転送制御部から指示された回数分、データをバイ
ト単位にシフトし、シフト終了後の並び替えデータを、
ＩＯバス上のアドレス空間に書き込むことを特徴とする
並び替え機能付きデータ転送装置。 - 【請求項２】 データ保持部の読み込みレジスタと書
き込みレジスタに、データの有効を示す有効フラグを追
加して持ち、これを転送制御部からのシフトを指示され
た時バイト単位に有効フラグに対応するデータ、フラグ
を順次シフトし有効フラグに対応するデータをシフト方
向に詰めるシフト制御を行うようにした請求項１記載の
並び替え機能付きデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09252291A JP3216148B2 (ja) | 1991-04-24 | 1991-04-24 | 並び替え機能付きデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09252291A JP3216148B2 (ja) | 1991-04-24 | 1991-04-24 | 並び替え機能付きデータ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323756A true JPH04323756A (ja) | 1992-11-12 |
| JP3216148B2 JP3216148B2 (ja) | 2001-10-09 |
Family
ID=14056672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09252291A Expired - Fee Related JP3216148B2 (ja) | 1991-04-24 | 1991-04-24 | 並び替え機能付きデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216148B2 (ja) |
-
1991
- 1991-04-24 JP JP09252291A patent/JP3216148B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3216148B2 (ja) | 2001-10-09 |
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Legal Events
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