JPH04313131A

JPH04313131A - 同期端局装置制御システム

Info

Publication number: JPH04313131A
Application number: JP3106627A
Authority: JP
Inventors: Rieko Yamamoto; 山本　理恵子
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-04-11
Filing date: 1991-04-11
Publication date: 1992-11-05
Anticipated expiration: 2013-05-13
Also published as: JP2748718B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は同期端局装置制御システムに関し
、特にファイルに格納された制御データ列にしたがって
連続的に一連の制御を行う同期端局装置制御システムに
関する。

【０００２】

【従来技術】従来、この種の同期端局装置制御システム
においては、図４に示すように、ｄａｔａ‘１’〜ｄａ
ｔａ‘ｎ’のような複数の制御データ列４ａのみが送信
データファイル４内に格納されていた。

【０００３】このような従来の同期端局装置制御システ
ムでは、送信データファイル４内に格納された制御デー
タ列４ａにしたがって連続的に一連の制御が行われてい
たので、似たような一連の制御をＮ通り行う場合、Ｎ個
のファイルが作成されて送信データファイル４内に格納
されるため、ファイルの数が多量になり過ぎるという問
題がある。

【０００４】また、同期端局装置制御システム以外の手
段で同期端局装置に設定などを行いながら一連の制御を
行う場合、ファイルを複数個用意するのでファイルの数
が多量になり過ぎる。この場合、ファイルを送信する順
番を明記した手順書を作成する必要があるので、ファイ
ルの作成時の負担が大きくなるという問題がある。

【０００５】さらに、同じ制御データをＭ回連続して送
信する場合、送信データファイル４内の制御データ列４
ａが多くなり、そのデータ量が送信データファイル４の
容量以上になると、それらの制御データ列４ａを複数の
送信データファイル４に分けなければならないという問
題がある。

【０００６】この同期端局装置制御システムにおいては
一連の制御の途中で同期端局装置からどの様な応答が返
っているかを知ることができないため、一連の制御の途
中で制御に失敗していても、一連の制御が終了してから
受信データファイルの内容を解析するまでその失敗を知
ることができず、余分な時間が多くなるという問題があ
る。

【０００７】

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、送信データファイルの
数を必要最小限とし、送信データファイルの作成時の負
担を軽減することができるとともに、送信データファイ
ル各々の大きさを最小限とし、制御に要する時間を少な
くすることができる同期端局装置制御システムの提供を
目的とする。

【０００８】

【発明の構成】本発明による同期端局装置制御システム
は、送信データファイルに格納された制御データ列を同
期端局装置に１データずつ送信するよう制御する同期端
局装置制御システムであって、前記制御データ列の各デ
ータに予め付与され、前記送信データファイルに前記制
御データ列とともに格納された制御ヘッダと、前記制御
ヘッダの内容に応じて前記制御データ列の前記同期端局
装置への送信を制御する制御手段とを有することを特徴
とする。

【０００９】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１０】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、同期端局装置制御システム
１のパソコン本体１０には拡張ボード１１および制御イ
ンタフェース装置１２を介して同期端局装置２が接続さ
れている。また、パソコン本体１０には入出力装置１３
および記憶装置１４，１５が接続されている。ここで、
記憶装置１４にはシステムプログラムが、記憶装置１５
には制御ヘッダが予め付与された制御データ列を格納す
る送信データファイルが夫々格納されている。

【００１１】図２は図１の記憶装置１５内の送信データ
ファイルを示す図である。図において、送信データファ
イル３には制御ヘッダ３ａが予め付与された制御データ
列３ｂが格納されている。ここで、制御ヘッダ３ａの「
／」は制御データの送信を禁止するヘッダを表し、「￥
」は入出力装置１３のキーボードからのキー入力がある
まで送信を待つヘッダを表し、「＃」はこれに続く数値
を２桁まで認識してその数値の回数だけ制御データを繰
返し送信するヘッダを表し、「？」は制御データに対す
る受信データを画面に表示するヘッダを表している。

【００１２】尚、複数の制御ヘッダ３ａが競合した場合
には「／」，「￥」，「＃」，「？」という優先順位で
処理されることになる。たとえば、ｄａｔａ‘１’に付
与された制御ヘッダ３ａのように、制御ヘッダ３ａが「
／　　￥　　＃２０　　？」となっている場合には「／
」が最優先されるので、ｄａｔａ‘１’の送信は禁止さ
れる。

【００１３】ｄａｔａ‘３’に付与された制御ヘッダ３
ａのように、制御ヘッダ３ａが「￥　　＃５」となって
いる場合には「￥」が優先されるので、入出力装置１３
のキーボードからのキー入力があるまで送信を待ち、キ
ー入力後にｄａｔａ‘３’が５回繰返して送信される。

【００１４】ｄａｔａ‘ｎ’に付与された制御ヘッダ３
ａのように、制御ヘッダ３ａが「￥　　？」となってい
る場合には「￥」が優先されるので、入出力装置１３の
キーボードからのキー入力があるまで送信を待ち、キー
入力後にｄａｔａ‘ｎ’が送信され、その後にｄａｔａ
‘ｎ’に対する受信データが入出力装置１３の画面上に
表示される。

【００１５】ｄａｔａ‘４’に付与された制御ヘッダ３
ａのように、制御ヘッダ３ａが「＃１０？」となってい
る場合には「＃」が優先されるので、ｄａｔａ‘４’が
１０回繰返して送信され、１０回目に送信されたｄａｔ
ａ‘４’に対する受信データが入出力装置１３の画面上
に表示される。

【００１６】ｄａｔａ‘（ｎ−１）’に付与された制御
ヘッダ３ａのように、制御ヘッダ３ａが「￥　　＃５　
　？」となっている場合には「￥」が最優先され、次に
「＃」が優先されるので、入出力装置１３のキーボード
からのキー入力があるまで送信を待ち、キー入力後にｄ
ａｔａ‘（ｎ−１）’が５回繰返して送信される。その
後に、５回目に送信されたｄａｔａ‘（ｎ−１）’に対
する受信データが入出力装置１３の画面上に表示される
。

【００１７】図３は本発明の一実施例の動作を示すフロ
ーチャートである。この図３を用いてパソコン本体１０
による制御動作について説明する。パソコン本体１０は
記憶装置１５内の送信データファイル３から制御ヘッダ
３ａおよび制御データ列３ｂを読込むと（図３ステップ
２０）、まず制御ヘッダ３ａにヘッダ「／」があるか否
かをチェックする（図３ステップ２１）。ヘッダ「／」
があれば、パソコン本体１０はその制御データ列３ｂの
送信を禁止して処理を終了する。

【００１８】ヘッダ「／」がなければ、パソコン本体１
０は制御ヘッダ３ａにヘッダ「￥」があるか否かをチェ
ックする（図３ステップ２２）。ヘッダ「￥」があれば
、パソコン本体１０は入出力装置１３のキーボードから
のキー入力があるか否かをチェックする（図３ステップ
２３）。すなわち、パソコン本体１０は入出力装置１３
のキーボードからのキー入力があるまで送信を待つこと
になる。

【００１９】ヘッダ「￥」がなければ、あるいは入出力
装置１３のキーボードからのキー入力があれば、パソコ
ン本体１０は制御ヘッダ３ａにヘッダ「＃」があるか否
かをチェックする（図３ステップ２４）。

【００２０】ヘッダ「＃」がなければ、パソコン本体１
０は制御データを拡張ボード１１および制御インタフェ
ース装置１２を介して同期端局装置２に送信する（図３
ステップ２５）。その後に、該制御データに対する同期
端局装置２からの応答データをメモリ（図示せず）に格
納し（図３ステップ２６）、制御ヘッダ３ａにヘッダ「
？」があるか否かをチェックする（図３ステップ２９）
。

【００２１】一方、ヘッダ「＃」があれば、パソコン本
体１０はヘッダ「＃」の後の数値分だけ制御データを繰
返し同期端局装置２に送信する（図３ステップ２７）。その後に、最後に送信した制御データに対する同期端局
装置２からの応答データをメモリに格納し（図３ステッ
プ２８）、制御ヘッダ３ａにヘッダ「？」があるか否か
をチェックする（図３ステップ２９）。

【００２２】ヘッダ「？」がなければ、パソコン本体１
０はそのまま処理を終了する。また、ヘッダ「？」があ
れば、パソコン本体１０は同期端局装置２からの応答デ
ータを解析して入出力装置１３の画面に表示してから（
図３ステップ３０）、処理を終了する。

【００２３】このように、記憶装置１５内の送信データ
ファイル３に格納された制御データ列３ｂに予め付与さ
れた制御ヘッダ３ａにしたがって、拡張ボード１１およ
び制御インタフェース装置１２を介して行うパソコン本
体１０から同期端局装置２への制御データ列３ｂの送信
を制御するようにすることによって、似たような一連の
制御をＮ通り行う場合でも、Ｎ個のファイルを作成しな
くともよく、また同期端局装置制御システム１以外の手
段で同期端局装置２に設定などを行いながら一連の制御
を行う場合でもファイルを複数個用意する必要がなくな
るので、送信データファイル３の数を必要最小限とする
ことができる。

【００２４】また、制御データ列３ｂに付与された制御
ヘッダ３ａによってファイルを送信する順番を設定でき
るので、順番を明記した手順書を作成する必要がなくな
り、ファイルの作成時の負担を軽減することができる。

【００２５】同じ制御データをＭ回連続して送信する場
合でも、制御ヘッダ３ａによって同じ制御データの連続
する送信を制御することができるので、送信する制御デ
ータのデータ量が送信データファイル３の容量以上とな
ることはなく、送信データファイル３各々の大きさを最
小限とすることができる。

【００２６】同期端局装置制御システム１においてはヘ
ッダ「？」を付与することで、一連の制御の途中で同期
端局装置２からどの様な応答が返っているかを知ること
も可能となるので、一連の制御の途中で制御に失敗して
いても、一連の制御が終了するまで待つことなくその失
敗を知ることができ、制御に要する時間を少なくするこ
とができる。

【００２７】

【発明の効果】以上説明したように本発明によれば、制
御データ列の各データに予め付与され、制御データ列と
ともに送信データファイルに格納された制御ヘッダの内
容に応じて制御データ列の同期端局装置への送信を制御
するようにすることによって、送信データファイルの数
を必要最小限とし、送信データファイルの作成時の負担
を軽減することができるとともに、送信データファイル
各々の大きさを最小限とし、制御に要する時間を少なく
することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１の記憶装置内の送信データファイルを示す
図である。

【図３】本発明の一実施例の動作を示すフローチャート
である。

【図４】従来例の送信データファイルを示す図である。

【符号の説明】

１　　同期端局装置制御システム２　　同期端局装置３　　送信データファイル３ａ　　制御ヘッダ３ｂ　　制御データ列１０　　パソコン本体１３　　入出力装置１４，１５　　記憶装置

Claims

【特許請求の範囲】

【請求項１】　　送信データファイルに格納された制御
データ列を同期端局装置に１データずつ送信するよう制
御する同期端局装置制御システムであって、前記制御デ
ータ列の各データに予め付与され、前記送信データファ
イルに前記制御データ列とともに格納された制御ヘッダ
と、前記制御ヘッダの内容に応じて前記制御データ列の
前記同期端局装置への送信を制御する制御手段とを有す
ることを特徴とする同期端局装置制御システム。