JPH04302541A

JPH04302541A - エンファシス装置

Info

Publication number: JPH04302541A
Application number: JP3091513A
Authority: JP
Inventors: Etsuro Sakamoto; 悦朗坂本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-03-29
Filing date: 1991-03-29
Publication date: 1992-10-26
Also published as: EP0506055B1; EP0506055A2; EP0506055A3; DE69219934T2; US5276562A; DE69219934D1; KR920019065A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばハイビジョン
用ＶＴＲなどに使用されるエンファシス装置に関する。

【０００２】

【従来の技術】例えばＶＴＲにおいては、記録再生時の
Ｓ／Ｎの低下を防ぐため、記録系にプリエンファシス回
路を設けて記録信号の高域を増強し、再生系にディエン
ファシス回路を設けて再生信号の高域を増強し、再生系
にディエンファシス回路を設けて再生信号の高域を減衰
させている。

【０００３】信号成分の周波数成分が高いほど、また、
信号成分の振幅が小さいほどエンファシス量を大きくす
るノンリニアエンファシス回路が実用化されている。図
９、図１０、および図１１は、従来のエンファシス回路
の例をそれぞれ示す。すなわち、図９において、１０Ａ
は、記録系に設けられるノンリニアプリエンファシス回
路を示し、輝度信号のような記録信号ＳＳが、入力端子
１１から加算器１２に供給されるとともに、ハイパスフ
ィルタ１３に供給されて高域成分が取り出され、この高
域成分がノンリニア回路、例えばリミッタ１４および係
数回路１５を通じて加算器１２に供給される。従って、
加算器１２からは、高域の増強された、すなわち、プリ
エンファシスされた信号ＳＰが取り出される。

【０００４】なお、この場合、リミッタ１４は、高域の
増強量を最大で例えば１０ｄＢ程度に制限するためのも
のであり、係数回路１５は、加算器１２に供給される主
信号ＳＳに対して付加される高域成分の重み付けのため
のものである。そして、この加算器１２からのプリエン
ファシスされた信号ＳＰが、破線で示す記録再生系１０
０に供給されて記録再生される。

【０００５】２０Ａはノンリニアディエンファシス回路
を示し、記録再生系１００から再生された信号ＳＰが減
算器２２に供給され、この減算器２２の出力信号が出力
端子２１に取り出されるとともに、この信号がハイパス
フィルタ２３、リミッタ２４、および係数回路２５の信
号ラインを通じて減算器２２にフィードバックされる。これらの回路２３〜２５は、プリエンファシス回路１０
Ａの回路１３〜１５とそれぞれ等しい特性とされている
。従って、ディエンファシス回路２０Ａはプリエンファ
シス回路１０Ａとは逆の特性（相補の特性）を有するの
で、出力端子２１には、平坦な周波数特性とされた信号
ＳＳが出力される。

【０００６】上述のディエンファシス回路２０Ａは、フ
ィードバック型に構成されているので、特に高域におけ
る位相回りのために、高域で正しく逆特性（すなわち、
逆伝達関数）を実現できない不利がある。

【０００７】この点を改善するために、図１０に示すよ
うに、フィードフォワード型に構成されたディエンファ
シス回路２０Ｂが提案されている。すなわち、この例の
ディエンファシス回路２０Ｂにおいては、再生された信
号ＳＰがハイパスフィルタ２３、リミッタ２４および係
数回路２５の信号ラインを通じることによりその高域成
分が取り出され、取り出された高域成分が減算器２２に
おいて、再生された信号ＳＰから減算されてもとの信号
ＳＳが取り出される。

【０００８】上述のフィードフォワード型のディエンフ
ァシス回路２０Ｂは、図９のディエンファシス回路２０
Ａに比して、より正しく逆特性を実現できる。ところが
、このディエンファシス回路２０Ｂにおいては、リミッ
タ２４のリミッタレベルを超えるような大きい振幅の場
合には、歪みが大きい問題がある。

【０００９】さらに、図１１に示されるディエンファシ
ス回路２０Ｃは、この歪みを低減するように改良された
ものである。すなわち、高域成分の信号ラインにローパ
スフィルタ２６が設けられるとともに、ハイパスフィル
タ３３、リミッタ３４、ローパスフィルタ３６および係
数回路３５により歪み成分Δが形成され、この歪み成分
Δが減算器２７において高域成分から減算されて歪み成
分Δの除去された高域成分が取り出され、この高域成分
が減算器２２に供給されてもとの信号ＳＳが端子２１に
取り出される。しかし、この図１１のディエンファシス
回路２０Ｃにおいては、信号経路が３個あり、回路構成
が複雑になるとともに、調整が面倒になる問題がある。

【００１０】

【発明が解決しようとする課題】上述のように、図９の
ディエンファシス回路２０Ａにおいては、高域における
逆特性が実現し難い。また、図１０のディエンファシス
回路２０Ｂにおいては、大振幅時に歪みを生じてしまう
。さらに、図１１のディエンファシス回路２０Ｃにおい
ては、構成が複雑で、調整が面倒である。

【００１１】従って、この発明の目的は、これらの問題
点を解決することができるエンファシス装置を提供する
ことにある。

【００１２】

【課題を解決するための手段】このため、この発明にお
いては、その出力信号の再生側において、ハイパスフィ
ルタ、リミッタ、重み付け用の係数器からなるフィード
フォワード経路を通じた信号を減算するディエンファシ
ス回路（２０Ｂ）が設けられるエンファシス装置におい
て、ハイパスフィルタ、リミッタ、重み付け用の係数器
からなるフィードフォワード経路を通じた信号を入力信
号に対して加算するプリエンファシス回路（１０Ａ）と
、プリエンファシス回路（１０Ａ）の出力信号が供給さ
れ、ディエンファシス回路（２０Ｂ）と略同一の特性を
有する補正用のディエンファシス回路（５０）と、入力
信号と補正用のディエンファシス回路（５０）の出力信
号とから歪み成分を抽出する手段（４１）と、抽出され
た歪み成分を係数器（４２）を介して入力信号に補正分
として重畳する手段（４３）とからなるエンファシス装
置である。また、この発明は、再生側での歪みの低減を
行うこともできる。すなわち、その入力信号の記録側に
おいて、ハイパスフィルタ、リミッタ、重み付け用の係
数器からなるフィードフォワード経路を通じた信号を加
算するプリエンファシス回路（１０Ａ）が設けられるエ
ンファシス装置において、ハイパスフィルタ、リミッタ
、重み付け用の係数器からなるフィードフォワード経路
を通じた信号を入力信号に対して減算するディエンファ
シス回路（２０Ｂ）と、ディエンファシス回路（２０Ｂ
）の出力信号が供給され、プリエンファシス回路（１０
Ａ）と略同一の特性を有する補正用のプリエンファシス
回路（６０）と、入力信号と補正用のプリエンファシス
回路（６０）の出力信号とから歪み成分を抽出する手段
（４１）と、抽出された歪み成分を係数器（４２）を介
して入力信号に補正分として重畳する手段（４３）とか
らなるエンファシス装置である。

【００１３】

【作用】記録側で歪みを低減する構成では、プリエンフ
ァシス回路１０Ａと再生側と同一の特性を有する補正用
のディエンファシス回路５０が直列に接続される。この
ディエンファシス回路５０の出力信号と入力信号とから
予測された歪み成分が形成できる。従って、この歪み成
分の極性および重み付け係数を適切に設定してから、プ
リエンファシス回路１０Ａの出力信号に重畳する。従っ
て、記録／再生系を介された信号の周波数特性を正しく
平坦とできる。再生側で歪みを補正する場合には、ディ
エンファシス回路２０Ｂに対して補正用のプリエンファ
シス回路６０が直列に接続される。

【００１４】

【実施例】実施例の回路の詳細な説明に先立って、この
発明の基本的な構成について図１および図２を参照して
説明する。

【００１５】図１は、ＶＴＲの記録系に設けられるプリ
エンファシス側で歪みを低減するための補正を行う場合
の基本的構成を示す。入力信号ＳＳが供給される入力端
子１１に接続されたノンリニアプリエンファシス回路１
０Ａに対して、補正用に追加したノンリニアディエンフ
ァシス回路５０が直列に接続される。このディエンファ
シス回路５０は、再生系に設けられたディエンファシス
回路２０Ｂと同様に、ハイパスフィルタ、リミッタおよ
び係数回路を含むフィードフォワード回路の出力信号を
入力信号から減算する構成のものである。これらの回路
２０Ｂおよび５０は、同一のディエンファシス特性を有
している。

【００１６】入力端子１１、プリエンファシス回路１０
Ａの出力端子およびディエンファシス回路５０の出力端
子と関連して、歪み成分を抽出し、入力信号にこの歪み
成分を重畳するための歪み補正回路４０が接続される。この歪み補正回路４０は、減算器４１、係数回路４２お
よび減算器４３により構成される。

【００１７】減算器４１では、ディエンファシス回路５
０の出力信号から入力信号ＳＳが減算され、その出力に
歪み成分が抽出される。減算器４１の出力信号が係数回
路４２を介して減算器４３に供給される。この減算器４
３において、プリエンファシス回路１０Ａの出力信号か
ら減算器１０Ａの出力信号が減算され出力信号ＳＰが得
られる。この出力信号ＳＰが破線で示す記録再生系１０
０を介して再生系に供給され、ディエンファシス回路２
０Ｂを通じて出力端子２１に取り出される。記録再生系
１００には、ＦＭ変調回路、ＦＭ復調回路等の回路系、
回転ヘッドおよび磁気テープからなる電磁変換系が含ま
れる。

【００１８】上述の図１の構成の歪み低減動作を説明す
る。ここでは、下記の意味を持つ記号を用いる。Ｆ１　　　　：　　プリエンファシス回路１０Ａの伝達
関数Ｆ２　　　　：　　ディエンファシス回路２０Ｂお
よび５０の理想的な伝達関数Ｆ２＋Δ：　　ディエンファシス回路２０Ｂおよび５０
の実際の伝達関数 Δ　　　　　　：　　歪み成分ただし、Ｆ１・Ｆ２＝１

【００１９】プリエンファシス回路１０Ａおよびディエ
ンファシス回路５０の総合の伝達特性Ｇ１は、Ｇ１＝Ｆ
１（Ｆ２＋Δ）となるので、入力端子１１から減算器４１までの伝達特
性Ｇ２は、Ｇ２＝Ｇ１−１＝Ｆ１（Ｆ２＋Δ）−１となる。従って
、入力端子１１から減算器４３までの伝達特性Ｇ３は、　　　　　　Ｇ３＝Ｆ１−ＫＧ２＝Ｆ１−Ｋ｛Ｆ１（Ｆ
２＋Δ）−１｝となる。

【００２０】そして、記録再生時には、再生系のディエ
ンファシス回路２０Ｂの特性が加わるので、入力端子１
１から出力端子２１までの伝達特性、すなわち、記録再
生の総合の伝達特性Ｇは、　　　　Ｇ＝Ｇ３（Ｆ２＋ＦΔ）　　　　　　＝〔Ｆ１−Ｋ｛Ｆ１（Ｆ２＋Δ）−１｝〕
×（Ｆ２＋Δ）　　　　　　　　　　＝１−（Ｋ−Ｆ１
）Δ−Ｆ１Ｋ１Δ２　≒１−（Ｋ−Ｆ１）Δ　　　　と
なる。

【００２１】従って、伝達関数Ｆ１が入力信号ＳＳの振
幅によって、１〜（１＋Ｋ１）のゲインをとりうるとす
ると、入力信号ＳＳの大振幅時、Ｆ１≒１であるから、
Ｋ＝１とすれば、Ｇ＝１となり、大振幅時の歪み成分Δ
を除去できる。また、ある振幅のとき、歪み成分Δが最
大になる場合には、その振幅に対応する伝達関数Ｆ１の
ゲインに係数Ｋを設定すれば、その歪み成分Δを効果的
に除去することができる。

【００２２】さらに、発生した歪みがリミッタレベルよ
りも小さい場合、上式において（Ｋ＝Ｆ１´）とすると
、歪みを略０とすることができる。伝達関数Ｆ１´は、
入力信号ＳＳが小振幅の時のエンファシス回路１０Ａの
線形な特性と同じものであり、例えばＦ１´＝１＋Ｋ１
｛ｓτ１／（１＋ｓτ１）｝

【００２３】次に、図２を
参照して、ディエンファシス側での補正について説明す
る。記録再生系１００からの信号ＳＰが供給されるノン
リニアディエンファシス回路２０Ｂに対して、補正のた
めにノンリニアプリエンファシス回路６０が直列に接続
される。このプリエンファシス回路６０は、記録系に設
けられたプリエンファシス回路１０Ａと同様に、ハイパ
スフィルタ、リッミタおよび係数回路を含むフィードフ
ォワード回路の出力信号を入力信号に加算する構成のも
のである。これらの回路１０Ａおよび６０間で同一のプ
リエンファシス特性が得られるように設定されている。信号ＳＰが供給される入力端子、ディエンファシス回路
２０Ｂの出力端子およびプリエンファシス回路６０の出
力端子と関連して、図１と同様に、減算器４１、係数回
路４２および減算器４３を含む歪み補正回路４０が接続
される。

【００２４】上述の図２の構成の歪み低減動作を説明す
る。ディエンファシス回路２０Ｂおよびプリエンファシ
ス回路６０の総合の伝達特性Ｇ１０は、Ｇ１０＝（Ｆ２
＋Δ）Ｆ１となるので、記録再生系１００から減算器４１までの伝
達特性Ｇ２０は、Ｇ２０＝Ｇ１０−１＝（Ｆ２＋Δ）Ｆ１−１となる。従
って、再生信号の入力端子から出力端子２１までの伝達
特性Ｇ３０は、　　　　　　Ｇ３０＝Ｆ２＋Δ−ＫＧ２０　　　　　　
＝Ｆ２＋Δ−Ｋ｛（Ｆ２＋Δ）Ｆ１−１｝＝Ｆ２＋Δ（
１−ＫＦ１）となる。（０＜Ｋ≦１）

【００２５】従って、プリエンファシス回路６０の伝達
関数Ｆ１が、その入力信号ＳＳの振幅によって、１〜（
１＋Ｋ１）のゲインをとるとき、Ｋ＝１／（１＋Ｋ１）
〜１であれば、１−ＫＦ１＝０となるので、Ｇ３０＝Ｆ
２となる。すなわち、再生系のディエンファシス装置の
伝達特性Ｇ３０は理想特性Ｆ２となる。従って、ある振
幅のとき、歪みΔが最大になる場合には、その振幅に対
応する伝達関数Ｆ１のゲインに系数Ｋを設定すれば、そ
の歪みΔを効果的に除去することができる。

【００２６】さらに、歪みΔがリミッタレベルよりも小
さい場合、上式において（Ｋ＝Ｆ２）又は（Ｋ＝Ｆ２´
）とすると、出力信号ＳＳの歪みを略０とすることがで
きる。伝達関数Ｆ２´は、入力信号ＳＰが小振幅の時の
ディエンファシス回路２０Ｂの線形な特性と同じもので
ある。

【００２７】上述の図２に示す再生側の歪み低減の方式
に基づく一実施例を図３に示す。ディエンファシス回路
２０Ｂは、入力信号（再生信号）ＳＰから、ハイパスフ
ィルタ２３、リミッタ２４および係数器２１からなる回
路系を介した信号を減算する減算器２２を有している。補正用のプリエンファシス回路６０は、ディエンファシ
ス回路２０Ｂの出力信号から、ハイパスフィルタ６３、
リミッタ６４および係数器６５からなる回路系を介した
信号を加算する加算器６２を有している。このプリエン
ファシス回路６０は、記録側に設けられているものと同
一の特性を有している。

【００２８】ディエンファシス回路２０Ｂおよびプリエ
ンファシス回路６０の直列接続から得られる信号と、入
力信号ＳＳとが歪み補正回路４０の減算器４１に供給さ
れる。この減算器４１からは、予測された歪み成分が現
れる。この歪み成分が係数器４２を介して減算器４３に
供給され、信号ＳＰ中の歪み成分がキャンセルされる。

【００２９】係数器６５、２１、４２の夫々の係数をＫ
１，Ｋ２，Ｋ３で表し、ディエンファシス回路２０Ｂの
ハイパスフィルタ２３、リミッタ２４および係数回路２
１からなる高域減衰用の回路系の伝達関数を（Ｆ２＊＋
Δ）と表し、プリエンファシス回路６０のハイパスフィ
ルタ６３、リミッタ６４および係数回路６５からなる高
域強調用の回路系の伝達関数をＦ１＊と表す。ディエン
ファシス回路２０Ｂの出力信号Ｓ１は、Ｓ１＝（１−Ｆ
２＊−Δ）ＳＰとなる。プリエンファシス回路６０の出力信号Ｓ２は、
Ｓ２＝（１−Ｆ２＊−Δ）（１＋Ｆ１＊）ＳＰとなり、
減算器４１の出力信号Ｓ３は、　　　　Ｓ３＝（１−Ｆ
２＊）（１＋Ｆ１＊）ＳＰ−Δ（１＋Ｆ１＊）ＳＰ　　
　　≒ＳＰ−Δ（１＋Ｆ１＊）ＳＰとなる。上式の近似
は、（１−Ｆ２＊）（１＋Ｆ１＊）≒１でなされている
。

【００３０】従って、出力信号ＳＳは、　　　　ＳＳ＝
Ｓ３−ＳＰ　　　　　　　　＝（１−Ｆ２＊）ＳＰ−Δ｛１−（１
＋Ｆ１＊）Ｋ３｝ＳＰとなる。Ｋ３＝１／（１＋Ｆ１＊
）と選ぶことによって歪みが０となる。伝達関数Ｆ１＊
は、信号レベルによって変化するので、歪みが最大のと
きあるいは歪み改善度を最大としたい信号レベルに合わ
せて係数Ｋ３が設定される。また、小振幅時の伝達関数
Ｆ１＊用いて、Ｋ３＝１／（１＋Ｆ１＊）とすると、リミッタレベルよりも小さい歪みを除去でき
る。

【００３１】さらに、以下に述べるように、信号のエッ
ジノイズを低減することができる。すなわち、ディエン
ファシス回路２０Ｂ、プリエンファシス回路６０におい
ては、ハイパスフィルタ２３および６３が相補的な特性
を持っているので、（１−Ｈ２Ｋ２）（１＋Ｈ１Ｋ１）＝１Ｈ２：ハイパス
フィルタ２３の伝達特性Ｈ１：ハイパスフィルタ６３の
伝達特性である。

【００３２】そして、信号の周波数がフィルタ２３、６
３の通過帯域であり、かつ、振幅が小さいとすると、Ｈ
２＝１、Ｈ１＝１であるから（１−Ｋ２）（１＋Ｋ１）＝１となり、Ｋ２＝Ｋ１／（１＋Ｋ１）・・・・（１）となる。

【００３３】また、上式は次のように変形できる。（１−Ｈ２Ｋ２）（１＋Ｈ１Ｋ１）＝１（１−Ｈ２Ｋ２
）＝１／（１＋Ｈ１Ｋ１）Ｈ２Ｋ２＝Ｈ１Ｋ１／（１＋
Ｈ１Ｋ１）そして、この式に（１）式を代入すると、Ｈ
２＝（１＋Ｋ１）Ｈ１／（１＋Ｈ１Ｋ１）となる。一例
として、Ｈ１＝ｓτ１／（１＋ｓτ１）１／τ１：カットオフ周波数とすれば、　　　　　　Ｈ２＝ｓτ１（１＋Ｋ１）／｛１＋ｓτ１
（１＋Ｋ１）｝となる。

【００３４】すなわち、ハイパスフィルタ２３のカット
オフ周波数は、ハイパスフィルタ６３のカットオフ周波
数の１／（１＋Ｋ１）倍になる。例えばＫ１＝１．５と
すれば、１／２．５のカットオフ周波数となる。なお、
ハイパスフィルタ２３、６３はＦＩＲ型の構成、ＩＩＲ
型の構成のいずれの構成とすることもできる。

【００３５】一方、リミッタ２４、６４の特性を、入力
に対する出力の利得で定義し、Ｌ２：リミッタ２４の特性Ｌ１：リミッタ６４の特性Ｖ２：ディエンファシス回路２０Ｂの入力電圧Ｖ１：プ
リエンファシス用回路６０の入力電圧とすると、Ｖ２：回路１０Ａ、６０の出力電圧Ｖ１：回路２０Ｂの出力電圧でもあるから、ハイパスフィルタ２３、６３の通過帯域
において、（１−Ｌ２Ｋ２）Ｖ２＝Ｖ１（１＋Ｌ１Ｋ１）Ｖ１＝Ｖ２である。従って、両式からＬ２Ｋ２＝Ｌ１Ｋ１／（１＋Ｌ１Ｋ１）となり、この式
に（１）式を代入してＬ２＝（１＋Ｋ１）Ｌ１／（１＋Ｌ１Ｋ１）となる。従
って、例えば図４に示すように、リミッタ２４のリミッ
タレベルＶＬ２は、リミッタ６４のリミッタリミッタレ
ベルＶＬ１よりも高くなる。

【００３６】そして、ハイパスフィルタ２３、６３のカ
ットオフ周波数、およびリミッタレベルＶＬ２、ＶＬ１
が以上のような関係にあるので、記録再生系１００から
の信号ＳＰがステップ波形であるとすると、ハイパスフ
ィルタ２３、６３出力信号の波形、およびこの波形に対
するリミッタレベルは、図４に示すようになる。

【００３７】そこで、期間Ｔにおけるノイズ（エッジノ
イズ）Ｎについて考察すると、プリエンファシス回路６
０の出力信号Ｓ２におけるノイズＮ６０は、Ｎ６０＝（
１＋Ｋ１）Ｎとなる。従って、減算器４１の出力信号Ｓ３におけるノ
イズＮ４１は、Ｎ４１＝Ｎ６０−Ｎ＝Ｋ１Ｎとなるので、出力端子２１に出力されるノイズＮ２１は
、　　　　　　Ｎ２１＝Ｎ−Ｋ３Ｎ４１＝Ｎ−Ｋ３Ｋ１Ｎ
＝Ｎ（１−Ｋ３Ｋ１）となる。

【００３８】そして、このノイズレベルが波形の平坦部
と等しくなるには、１−Ｋ３Ｋ１＝１−Ｋ２であればよいので、これよりＫ３＝Ｋ２／Ｋ１となり、この式に（１）式を代入してＫ３＝１／（１＋Ｋ１）となる。すなわち、係数Ｋ３、Ｋ１（Ｋ２）をこのよう
に選定すれば、エッジノイズを低滅できる。また、Ｋ３
＝１／（１＋Ｋ１）の時の歪みΔは、少なくとも、Ｋ２
Δに減少されうる。係数Ｋ３は、Ｆ１＝Ｋ１ｓτ１／（
１＋ｓτ１）とすると、Ｋ３＝１／（１＋Ｋ１）｛ｓτ１／（１＋ｓτ１）｝と
しても良い。

【００３９】再生系のディエンファシス回路において歪
みを低減するようにした他の回路例を図６に示す。記録
再生系１００からの信号ＳＰが、ディエンファシス回路
２０Ｂに供給されて減算器２２からディエンファシスさ
れた信号が取り出される。また、記録再生系１００から
の信号ＳＰが、係数Ｋ３の係数回路７を通じて加算器７
２に供給される。なお、２０は、ハイパスフィルタ２３
、リミッタ２４および係数器２１からなり、伝達関数Ｆ
２＊を有する回路ブロックである。

【００４０】減算器２２からの信号は、図３におけるハ
イパスフィルタ６３、リミッタ６４および係数器６５か
らなり、伝達関数Ｆ１＊を有する回路ブロック７３、係
数回路７４および減算器７５の経路を通じて加算器７２
に供給される。この場合、係数回路７４の係数はＫ３と
される。減算器２２からの信号はディエンファシスされ
て周波数特性は平坦なので、回路ブロック７３からはそ
の信号の高域成分が取り出される。

【００４１】そして、この高域成分が減算器７５におい
て位相反転されて加算器７２に供給されるので、加算器
７２において、記録再生系１００からの信号ＳＰから、
回路ブロック７３からの高域成分が減算されることにな
り、加算器７２からは平坦な周波数特性の信号ＳＳ、す
なわち、ディエンファシスされた信号が取り出される。このとき、減算器２２からの信号が、係数回路７６にお
いて（１−Ｋ３）倍されてから減算器７５を通じて加算
器７２に供給される。従って、係数回路７１、７４の係
数Ｋ３に対応して加算器７２からの信号ＳＳのレベルが
補正される。

【００４２】図７は、さらに他の例を示す。記録再生系
１００からの信号ＳＰがディエンファシス回路２０Ｂに
供給されて減算器２２からディエンファシスされた信号
が取り出される。さらに、記録再生系１００からの信号
ＳＰが減算器７５に供給される。また、減算器２２から
の信号が回路ブロック７３、係数回路７４および加算器
７２を通じて減算器７５に供給される。減算器２２から
の信号がディエンファシスされて周波数特性は平坦なの
で、回路ブロック７３からはその信号の高域成分が取り
出される。そして、減算器７５において、記録再生系１
００からの信号ＳＰから、回路ブロック７３からの高域
成分が減算されるので、減算器７５からは平坦な周波数
特性の信号ＳＳ、すなわち、ディエンファシスされた信
号ＳＳが取り出される。また、回路ブロック２０からの
高域成分が、（１−Ｋ３）の係数回路７６および加算器
７２を通じて減算器７５に供給される。従って、係数回
路７４の係数Ｋ３に対応して高域成分のレベルが補正さ
れる。

【００４３】図８は、よりさらに他の回路の構成を示す
。記録再生系１００からの信号ＳＰがディエンファシス
回路２０Ｂに供給されて減算器２２からディエンファシ
スされた信号が取り出される。この減算器２２からの信
号が回路ブロック７３およ減算器７５に供給される。回路ブロック７３の出力信号から回路ブロック２０の出
力信号が減算器７７で減算される。減算器７７の出力信
号がＫ３の係数器７４を介して減算器７５に供給される
。減算器７５において、減算器２２の出力信号から係数
器７４の出力信号が減算されて、出力信号ＳＳが減算器
７５から取り出される。

【００４４】上述の図３、図６、図７および図８にそれ
ぞれ示される回路例は、図２と対応して再生系で歪み低
減を行うものである。この発明は、図１について述べた
ように、記録系のプリエンファシス回路において、補正
を行うこともできる。この場合には、先の例の回路構成
において、Ｆ２を−Ｆ１　に置き換え、Ｆ１を−Ｆ２と
置き換えれば良い。

【００４５】

【発明の効果】以上説明したように、この発明によれば
、プリエンファシスおよびディエンファシス処理により
生じうる歪み成分を、プリエンファシス出力に重畳して
おくことにより、ディエンファシス時に、この歪み成分
を相殺除去することができる。また、ディエンファシス
装置側にこの歪み成分を取り出し、ディエンファシス出
力に対して相殺除去する回路を設けて、歪みのないディ
エンファシス出力を得ることができる。

【図面の簡単な説明】

【図１】この発明においてプリエンファシス側で補正を
行う時の基本構成を示すブロック図である。

【図２】この発明においてディエンファシス側で補正を
行う時の基本構成を示すブロック図である。

【図３】この発明の第１の実施例のブロック図である。

【図４】この発明の第１の実施例中のリミッタの特性の
説明に用いる図である。

【図５】この発明の第１の実施例のエッジノイズの低減
動作の説明に用いる図である。

【図６】この発明の第２の実施例のブロック図である。

【図７】この発明の第３の実施例のブロック図である。

【図８】この発明の第４の実施例のブロック図である。

【図９】従来のエンファシス装置の一例のブロック図で
ある。

【図１０】従来のエンファシス装置の他の例のブロック
図である。

【図１１】従来のエンファシス装置のさらに他の例のブ
ロック図である。

【符号の説明】

１０Ａ、６０　　プリエンファシス回路２０Ｂ、５０　
　ディエンファシス回路４０　　歪み補正回路１００　　記録再生系

Claims

【特許請求の範囲】

【請求項１】　　その出力信号の再生側において、ハイ
パスフィルタ、リミッタ、重み付け用の係数器からなる
フィードフォワード経路を通じた信号を減算するディエ
ンファシス回路が設けられるエンファシス装置において
、ハイパスフィルタ、リミッタ、重み付け用の係数器か
らなるフィードフォワード経路を通じた信号を入力信号
に対して加算するプリエンファシス回路と、上記プリエ
ンファシス回路の出力信号が供給され、上記ディエンフ
ァシス回路と略同一の特性を有する補正用のディエンフ
ァシス回路と、上記入力信号と上記補正用のディエンフ
ァシス回路の出力信号とから歪み成分を抽出する手段と
、上記抽出された歪み成分を係数器を介して入力信号に
補正分として重畳する手段とからなるエンファシス装置
。
【請求項２】　　その入力信号の記録側において、ハイ
パスフィルタ、リミッタ、重み付け用の係数器からなる
フィードフォワード経路を通じた信号を加算するプリエ
ンファシス回路が設けられるエンファシス装置において
、ハイパスフィルタ、リミッタ、重み付け用の係数器か
らなるフィードフォワード経路を通じた信号を入力信号
に対して減算するディエンファシス回路と、上記ディエ
ンファシス回路の出力信号が供給され、上記プリエンフ
ァシス回路と略同一の特性を有する補正用のプリエンフ
ァシス回路と、上記入力信号と上記補正用のプリエンフ
ァシス回路の出力信号とから歪み成分を抽出する手段と
、上記抽出された歪み成分を係数器を介して入力信号に
補正分として重畳する手段とからなるエンファシス装置
。