JPH077571B2 - エンファシス回路 - Google Patents
エンファシス回路Info
- Publication number
- JPH077571B2 JPH077571B2 JP62155129A JP15512987A JPH077571B2 JP H077571 B2 JPH077571 B2 JP H077571B2 JP 62155129 A JP62155129 A JP 62155129A JP 15512987 A JP15512987 A JP 15512987A JP H077571 B2 JPH077571 B2 JP H077571B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- limiter
- emphasis
- time constant
- coefficient
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はエンファシス回路に係り、特にVTR等の記録系
及び再生系においてノイズ成分を低減し得るエンファシ
ス回路に関する。なお、本明細書においては互いに相補
的な特性を持ったプリエンファシス回路とディエンファ
シス回路の両者を含んだ回路、あるいはそのうちの一方
だけの回路を総称してエンファシス回路と呼ぶ。
及び再生系においてノイズ成分を低減し得るエンファシ
ス回路に関する。なお、本明細書においては互いに相補
的な特性を持ったプリエンファシス回路とディエンファ
シス回路の両者を含んだ回路、あるいはそのうちの一方
だけの回路を総称してエンファシス回路と呼ぶ。
従来の技術 第６図は従来のエンファシス回路の一例のブロック系統
図を示す。これは本出願人により出願された特願昭61−
171393に記載されている第１実施例の帰還形プリエンフ
ァシス回路と帰還形ディエンファシス回路とを１つにま
とめ、開閉成スイッチによってこれらを切換える構成と
したエンファシス回路に相当する。同図中、プリエンフ
ァシス回路として用いる場合、スイッチ12を開成する。
入力端子１に入来した記録入力映像信号は積分回路及び
減算器よりなる時定数回路（高域フィルタ）３を介して
高周波成分を波された後、リミッタ24によって振幅制
限され第１の係数回路25を経て入力側に帰還して加算器
２において入力信号と加算される。リミッタ24の出力は
エンファシス量に係る第２の係数回路26を経て加算器８
において入力信号と加算され、エンファシス特性を付与
された記録映像信号として出力端子９より取り出され
る。
図を示す。これは本出願人により出願された特願昭61−
171393に記載されている第１実施例の帰還形プリエンフ
ァシス回路と帰還形ディエンファシス回路とを１つにま
とめ、開閉成スイッチによってこれらを切換える構成と
したエンファシス回路に相当する。同図中、プリエンフ
ァシス回路として用いる場合、スイッチ12を開成する。
入力端子１に入来した記録入力映像信号は積分回路及び
減算器よりなる時定数回路（高域フィルタ）３を介して
高周波成分を波された後、リミッタ24によって振幅制
限され第１の係数回路25を経て入力側に帰還して加算器
２において入力信号と加算される。リミッタ24の出力は
エンファシス量に係る第２の係数回路26を経て加算器８
において入力信号と加算され、エンファシス特性を付与
された記録映像信号として出力端子９より取り出され
る。
一方ディエンファシス回路として用いる場合、スイッチ
12を閉成する。入力端子１に入来した再生入力映像信号
は、減算器10を介して加算器２に供給され、上記記録映
像信号と同様な経路をたどる。該第２の係数回路26の出
力は減算器10において入力映像信号と減算されて上記プ
リエンファシス特性と相補的なディエンファシス特性を
付与される。その出力は再生映像信号として出力端子11
より取り出される。
12を閉成する。入力端子１に入来した再生入力映像信号
は、減算器10を介して加算器２に供給され、上記記録映
像信号と同様な経路をたどる。該第２の係数回路26の出
力は減算器10において入力映像信号と減算されて上記プ
リエンファシス特性と相補的なディエンファシス特性を
付与される。その出力は再生映像信号として出力端子11
より取り出される。
このエンファシス回路において上記時定数回路３の時定
数Tsを上記第２の係数回路26のエンファシス量に係る係
数をＸ、ノイズ低減効果が始まる周波数に対応した時定
数をＴとしたとき Ｔ＞Ts＞T/（Ｘ＋１） (1) と規定することによって、上記特願昭61−171393号明細
書において詳述した如く、インパルスノイズ入来時の出
力における横引きノイズ、及びランダムノイズ入来時の
出力におけるノイヅ残留時間を低減することが出来る。
数Tsを上記第２の係数回路26のエンファシス量に係る係
数をＸ、ノイズ低減効果が始まる周波数に対応した時定
数をＴとしたとき Ｔ＞Ts＞T/（Ｘ＋１） (1) と規定することによって、上記特願昭61−171393号明細
書において詳述した如く、インパルスノイズ入来時の出
力における横引きノイズ、及びランダムノイズ入来時の
出力におけるノイヅ残留時間を低減することが出来る。
発明が解決しようとする問題点 上記の如く、（１）式で示す条件を設定することによっ
てエンファシス回路の出力におけるランダムノイズ及び
横引きノイズを低減できる。
てエンファシス回路の出力におけるランダムノイズ及び
横引きノイズを低減できる。
しかるに、プリエンファシスの場合、第７図（Ａ）に示
すような入力ｅが第６図の入力端子１に入来したとき
は、時定数回路３の出力は第７図（Ｂ）に示すｆのよう
になりリミッタレベルＬ以上での減衰時間が時定数Tsで
決まる。（１）式で示すようにＴ＞Ts＞T/（Ｘ＋１）と
設定すれば、Tsが小振幅時の時定数T/（Ｘ＋１）より大
きくなり時定数回路３の出力がリミッタ24により振幅制
限されている時間が長くなる。
すような入力ｅが第６図の入力端子１に入来したとき
は、時定数回路３の出力は第７図（Ｂ）に示すｆのよう
になりリミッタレベルＬ以上での減衰時間が時定数Tsで
決まる。（１）式で示すようにＴ＞Ts＞T/（Ｘ＋１）と
設定すれば、Tsが小振幅時の時定数T/（Ｘ＋１）より大
きくなり時定数回路３の出力がリミッタ24により振幅制
限されている時間が長くなる。
これは大振幅時において低い周波数でのエンファシス量
が増加することを意味し、高周波にのみエンファシスを
かけたいという本来の目的に反することになり好ましく
ない。
が増加することを意味し、高周波にのみエンファシスを
かけたいという本来の目的に反することになり好ましく
ない。
本発明は前記（１）式の関係を保ちつつ、なおかつ低周
波数でのエンファシス量の増加を抑え得るエンファシス
回路を提供することを目的とする。
波数でのエンファシス量の増加を抑え得るエンファシス
回路を提供することを目的とする。
問題点を解決するための手段 本発明エンファシス回路は、上記時定数回路と上記第１
の係数回路との間に第１のリミッタを、上記時定数回路
と第２の係数回路との間に第２のリミッタを夫々独立に
設け、第１のリミッタのリミッタレベルをLIM1、第２の
リミッタのリミッタレベルをLIM2としたとき LIM1＞LIM2 と設定してなる。
の係数回路との間に第１のリミッタを、上記時定数回路
と第２の係数回路との間に第２のリミッタを夫々独立に
設け、第１のリミッタのリミッタレベルをLIM1、第２の
リミッタのリミッタレベルをLIM2としたとき LIM1＞LIM2 と設定してなる。
実施例 第１図は本発明の第１実施例のブロック系統図を示す。
同図は本発明をプリエンファシス回路及びディエンファ
シス回路を含んだ回路に適用した実施例である。
同図は本発明をプリエンファシス回路及びディエンファ
シス回路を含んだ回路に適用した実施例である。
この回路をプリエンファシス回路として用いる場合、ス
イッチ12を開成する。入力端子１に入来した記録映像信
号は積分回路及び減算器からなる時定数回路３により高
周波成分を波され、一方では、リミッタレベルLIM1を
設定されたリミッタ４によって振幅制限された後、係数
Ｋをもった係数回路５を経て加算器２に供給される。こ
こで入力信号と加算されて上記時定数回路３に供給され
る。時定数回路３の出力信号は、他方で、リミッタレベ
ルLIM2を設定されたリミッタ６により振幅制限されたあ
と係数Ｘを持つ第２の係数回路７を介して加算器８にお
いて入力映像信号と加算されプリエンファシス特性を付
与された記録映像信号として出力端子９より取り出され
る。
イッチ12を開成する。入力端子１に入来した記録映像信
号は積分回路及び減算器からなる時定数回路３により高
周波成分を波され、一方では、リミッタレベルLIM1を
設定されたリミッタ４によって振幅制限された後、係数
Ｋをもった係数回路５を経て加算器２に供給される。こ
こで入力信号と加算されて上記時定数回路３に供給され
る。時定数回路３の出力信号は、他方で、リミッタレベ
ルLIM2を設定されたリミッタ６により振幅制限されたあ
と係数Ｘを持つ第２の係数回路７を介して加算器８にお
いて入力映像信号と加算されプリエンファシス特性を付
与された記録映像信号として出力端子９より取り出され
る。
次にディエンファシス回路として用いる場合、スイッチ
12を閉成する。入力端子１に入来した再生入力映像信号
は第２の係数回路７までは上記スイッチが開成している
場合と同様の経路をたどり、第２の係数回路７の出力は
減算回路10において入力映像信号と減算され、上記プリ
エンファシス特性と相補的なディエンファシス特性を付
与され、出力端子11より取り出される。
12を閉成する。入力端子１に入来した再生入力映像信号
は第２の係数回路７までは上記スイッチが開成している
場合と同様の経路をたどり、第２の係数回路７の出力は
減算回路10において入力映像信号と減算され、上記プリ
エンファシス特性と相補的なディエンファシス特性を付
与され、出力端子11より取り出される。
同図において上記時定数回路３の時定数Tsを、ノイズ低
減効果が始まる周波数に対応する時定数をＴ、上記第２
の係数回路７の係数をＸとしたとき、前記（１）式と同
じく、 Ｔ＞Ts＞T/（Ｘ＋１） という関係を持つように設定する。
減効果が始まる周波数に対応する時定数をＴ、上記第２
の係数回路７の係数をＸとしたとき、前記（１）式と同
じく、 Ｔ＞Ts＞T/（Ｘ＋１） という関係を持つように設定する。
また上記エンファシス回路において上記リミッタレベル
LIM1及び上記リミッタレベルLIM2を第２図に示す如く、 LIM1＞LIM2 となるように設定する。
LIM1及び上記リミッタレベルLIM2を第２図に示す如く、 LIM1＞LIM2 となるように設定する。
プリエンファシスの場合を例にとると、第３図（Ａ）に
示すような信号ａが入力端子１に入来したとき、第１図
における時定数回路３の出力波形は第３図（Ｂ）に実線
ｂで示すようになる。なお同図（Ｂ）中にリミッタが１
つだけの従来回路と比較するために第７図（Ｂ）の波形
を破線で示した。同図においてｂで示す波形は振幅が第
１のリミッタ４のリミッタレベルLIM1よりも大きいとこ
ろではその減衰の時定数は時定数回路３のもつ時定数Ts
であり、それよりも小さい振幅になると、その減衰の時
定数は上記特願昭61−171393号において述べた如くT/
（Ｘ＋１）となる。ここで（１）式の関係が設定してあ
ることによってLIM1以下の振幅ではLIM1以上の振幅に比
較して早く減衰することになる。またこの第１のリミッ
タ４は上記LIM2以上の振幅において第７図（Ｂ）に示す
波形よりも早く減衰させることを目的としてそのリミッ
タレベルLIM1がLIM2より大きく定められており、かつ第
３図（Ｂ）の波形ｂ全体の減衰時間に合わせて適切に設
定される。
示すような信号ａが入力端子１に入来したとき、第１図
における時定数回路３の出力波形は第３図（Ｂ）に実線
ｂで示すようになる。なお同図（Ｂ）中にリミッタが１
つだけの従来回路と比較するために第７図（Ｂ）の波形
を破線で示した。同図においてｂで示す波形は振幅が第
１のリミッタ４のリミッタレベルLIM1よりも大きいとこ
ろではその減衰の時定数は時定数回路３のもつ時定数Ts
であり、それよりも小さい振幅になると、その減衰の時
定数は上記特願昭61−171393号において述べた如くT/
（Ｘ＋１）となる。ここで（１）式の関係が設定してあ
ることによってLIM1以下の振幅ではLIM1以上の振幅に比
較して早く減衰することになる。またこの第１のリミッ
タ４は上記LIM2以上の振幅において第７図（Ｂ）に示す
波形よりも早く減衰させることを目的としてそのリミッ
タレベルLIM1がLIM2より大きく定められており、かつ第
３図（Ｂ）の波形ｂ全体の減衰時間に合わせて適切に設
定される。
一方上記第２のリミッタ６のリミッタレベルLIM2は第２
の係数回路７と共にこのエンファシス回路におけるエン
ファシス量に直接係わってくるリミッタレベルであっ
て、第７図（Ｂ）に示すリミッタレベルＬに相当するも
のである。
の係数回路７と共にこのエンファシス回路におけるエン
ファシス量に直接係わってくるリミッタレベルであっ
て、第７図（Ｂ）に示すリミッタレベルＬに相当するも
のである。
このように２つの第１のリミッタ４と第２のリミッタ６
を設けることにより、上記（１）式の関係を保ちつつ、
かつ第７図（Ｂ）の波形に比して大振幅時の減衰を早め
ることができる。このことは大振幅時にリミッタによっ
て振幅制限されている時間を短くすることを意味し、こ
れによって中振幅時あるいは大振幅時の中低域周波数に
おけるエンファシス量を抑えることが可能となる。
を設けることにより、上記（１）式の関係を保ちつつ、
かつ第７図（Ｂ）の波形に比して大振幅時の減衰を早め
ることができる。このことは大振幅時にリミッタによっ
て振幅制限されている時間を短くすることを意味し、こ
れによって中振幅時あるいは大振幅時の中低域周波数に
おけるエンファシス量を抑えることが可能となる。
第４図は本発明の第２実施例のブロック系統図を示す。
同図において第１図と同一構成部分には同一符号を付
し、その説明を省略する。同図において、回路を記録系
のプリエンファシス回路として用いる場合スイッチ20を
閉成し、再生系のディエンファシス回路として用いる場
合、スイッチ20を開成させる。加算器18を介して供給さ
れた入力映像信号は減算器13で第１の係数回路14の出力
と減算されて時定数回路３に供給される。リミッタ６の
出力は係数回路15を介して減算器16に供給され入力映像
信号と減算される。その出力はディエンファシス特性を
付与された再生映像信号として出力端子17より取り出さ
れる。加算器18は記録時には入力映像信号と係数回路15
の出力とを加算し、その出力はプリエンファシス特性を
付与された記録映像信号として出力端子19より取り出さ
れる。
同図において第１図と同一構成部分には同一符号を付
し、その説明を省略する。同図において、回路を記録系
のプリエンファシス回路として用いる場合スイッチ20を
閉成し、再生系のディエンファシス回路として用いる場
合、スイッチ20を開成させる。加算器18を介して供給さ
れた入力映像信号は減算器13で第１の係数回路14の出力
と減算されて時定数回路３に供給される。リミッタ６の
出力は係数回路15を介して減算器16に供給され入力映像
信号と減算される。その出力はディエンファシス特性を
付与された再生映像信号として出力端子17より取り出さ
れる。加算器18は記録時には入力映像信号と係数回路15
の出力とを加算し、その出力はプリエンファシス特性を
付与された記録映像信号として出力端子19より取り出さ
れる。
第２の係数回路15の係数をX/（Ｘ＋１）とし、時定数回
路３の時定数Tsを（１−Ｋ）Ｔとし、上記特願昭61−17
1393号において第２実施例で述べた如く Ｔ＞Ts＞T/（Ｘ＋１） と設定する。同図においてもLIM1,LIM2を LIM1＞LIM2 となるよう設定する。本実施例においても、第３図に示
したように上記第１実施例と同様な効果が得られる。
路３の時定数Tsを（１−Ｋ）Ｔとし、上記特願昭61−17
1393号において第２実施例で述べた如く Ｔ＞Ts＞T/（Ｘ＋１） と設定する。同図においてもLIM1,LIM2を LIM1＞LIM2 となるよう設定する。本実施例においても、第３図に示
したように上記第１実施例と同様な効果が得られる。
第５図は本発明の第３実施例のブロック系統図を示す。
同図において第１図及び第４図と同一構成部分には同一
符号を付しその説明を省略する。第５図においては時定
数回路21として、コンデンサと抵抗よりなる微分回路を
用いており、構成が簡単である。
同図において第１図及び第４図と同一構成部分には同一
符号を付しその説明を省略する。第５図においては時定
数回路21として、コンデンサと抵抗よりなる微分回路を
用いており、構成が簡単である。
第２の係数回路23の係数を（１＋Ｋ）X/（Ｘ＋１）とし
時定数回路21の時定数TsをT/（Ｋ＋１）とし、上記特願
昭61−171393号において第３実施例で述べた如く Ｔ＞Ts＞T/（Ｘ＋１） と設定する。また同図においてもLIM1とLIM2を LIM1＞LIM2 となるように設定し、第３図に示したように第１実施例
及び第２実施例と同様な効果が得られる。
時定数回路21の時定数TsをT/（Ｋ＋１）とし、上記特願
昭61−171393号において第３実施例で述べた如く Ｔ＞Ts＞T/（Ｘ＋１） と設定する。また同図においてもLIM1とLIM2を LIM1＞LIM2 となるように設定し、第３図に示したように第１実施例
及び第２実施例と同様な効果が得られる。
発明の効果 本発明エンファシス回路では、リミッタを時定数回路と
第１の係数回路との間、及び時定数回路と第２の係数回
路との間に独立に設け、それぞれのリミッタレベルをLI
M1及びLIM2としたとき LIM1＞LIM2 と設定しているため、記録系のプリエンファシス回路で
は中，大振幅時における中，低域周波数のエンファシス
量を抑えることができ、プリエンファシス回路の後に接
続されるメインプリエンファシス回路及びホワイトクリ
ップ回路，ダーククリップ回路による波形欠損を低減す
ることができ、しかも再生系のディエンファシス回路で
は大振幅の入力があった場合にはその振幅を速やかに減
衰させることができるため、大振幅入力時に生じるノイ
ズが出力に現われる残留ノイズの時間幅を低減させる効
果がある。
第１の係数回路との間、及び時定数回路と第２の係数回
路との間に独立に設け、それぞれのリミッタレベルをLI
M1及びLIM2としたとき LIM1＞LIM2 と設定しているため、記録系のプリエンファシス回路で
は中，大振幅時における中，低域周波数のエンファシス
量を抑えることができ、プリエンファシス回路の後に接
続されるメインプリエンファシス回路及びホワイトクリ
ップ回路，ダーククリップ回路による波形欠損を低減す
ることができ、しかも再生系のディエンファシス回路で
は大振幅の入力があった場合にはその振幅を速やかに減
衰させることができるため、大振幅入力時に生じるノイ
ズが出力に現われる残留ノイズの時間幅を低減させる効
果がある。
第１図は本発明回路の第１実施例のブロック系統図、第
２図は本発明に含まれる二つのリミッタのリミッタレベ
ル相互の関係を示す概念図、第３図は本発明のプリエン
ファシス時における各部の波形図、第４図は本発明の第
２実施例のブロック系統図、第５図は本発明の第３実施
例のブロック系統図、第６図は従来のエンファシス回路
のブロック系統図、第７図は従来のプリエンファシス時
における各部の波形図である。 １……入力端子、2,8,18……加算器、3,21……時定数回
路、4,6,24……リミッタ、5,14,22,25……第１の係数回
路、7,15,23,26……第２の係数回路、9,11,17,19……出
力端子、10,13,16……減算器、12,20……開閉成スイッ
チ。
２図は本発明に含まれる二つのリミッタのリミッタレベ
ル相互の関係を示す概念図、第３図は本発明のプリエン
ファシス時における各部の波形図、第４図は本発明の第
２実施例のブロック系統図、第５図は本発明の第３実施
例のブロック系統図、第６図は従来のエンファシス回路
のブロック系統図、第７図は従来のプリエンファシス時
における各部の波形図である。 １……入力端子、2,8,18……加算器、3,21……時定数回
路、4,6,24……リミッタ、5,14,22,25……第１の係数回
路、7,15,23,26……第２の係数回路、9,11,17,19……出
力端子、10,13,16……減算器、12,20……開閉成スイッ
チ。
Claims (1)
- 【請求項１】入力映像信号が時定数回路を経たあとリミ
ッタによって振幅制限され、係数Ｋを持った第１の係数
回路を通って時定数回路の入力側に帰還し、リミッタの
出力がエンファシス量に係る係数Ｘを持った第２の係数
回路を介して入力信号と演算されて取り出される構成で
あって、時定数回路の時定数をTs、ノイズ低減効果が始
まる周波数に対応した時定数をＴとすると Ｔ＞Ts＞T/（Ｘ＋１） に設定された帰還形エンファシス回路において、上記リ
ミッタとして、上記時定数回路と上記第１の係数回路と
の間に第１のリミッタを、また上記時定数回路と上記第
２の係数回路との間に第２のリミッタを夫々独立に設
け、上記第１のリミッタのリミッタレベルをLIM1、上記
第２のリミッタのリミッタレベルをLIM2としたとき LIM1＞LIM2 に設定したことを特徴とするエンファシス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155129A JPH077571B2 (ja) | 1987-06-22 | 1987-06-22 | エンファシス回路 |
| US07/209,650 US4864404A (en) | 1987-05-22 | 1988-06-21 | Noise reduction circuit of a video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155129A JPH077571B2 (ja) | 1987-06-22 | 1987-06-22 | エンファシス回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH011159A JPH011159A (ja) | 1989-01-05 |
| JPS641159A JPS641159A (en) | 1989-01-05 |
| JPH077571B2 true JPH077571B2 (ja) | 1995-01-30 |
Family
ID=15599188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155129A Expired - Lifetime JPH077571B2 (ja) | 1987-05-22 | 1987-06-22 | エンファシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077571B2 (ja) |
-
1987
- 1987-06-22 JP JP62155129A patent/JPH077571B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS641159A (en) | 1989-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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