JPH011159A - エンファシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はエンファシス回路に係り、特にＶＴＲ等の記録
系及び再生系においてノイズ成分を低減し得るエンファ
シス回路に関する。なお、本明細店においては互いに相
補的な特性を持ったプリエンファシス回路とデイエンフ
ァシス回路の両者を含んだ回路、あるいはそのうちの一
方だけの回路を総称してエンファシス回路と呼ぶ。

従来の技術 第６図は従来の１ンファシス回路の一例のブロック系統
図を示す。これは本出願人により出願された特願昭６１
−１７１３９３に２載されている第１実施例の帰還形プ
リエンフアシス回路と帰還形デイエンファシス回路とを
一つにまとめ、間開成スイッヂによってこれらを切換え
る構成とした１ンファシス回路に相当する。同図中、プ
リエンファシス回路として用いる場合、スイッチ１２を
開成する。入力端子１に入来した記録人力映像信号は積
分回路及び減算器よりなる時定数回路（高域フィルタ）
３を介して高周波成分をＰ波された後、リミッタ２４に
よって振幅＆ｌ限され第１の係　□数回路２５を経て入
力側に帰還して加睦器２において入力信号と加算される
。リミッタ２４の出力はエンファシス聞に係る第２の係
数回路２６を経て加算器８において入力信号と加算され
、エンファシス特性を付与された記録映像信号として出
力端子９より取り出される。

一方ディエンファシス回路として用いる場合、スイッチ
１２を閉成する。入力端子１に入来した再生入力映像信
号は、減算器１０を介して加算に２に供給され、上記記
録映像信号と同様な経路をたどる。該第２の係数回路２
６の出力は減算器１０において入力映像信号と減算され
て上記プリエンファシス特性と相補的なディエンフアシ
ス特性を付与される。その出力は再生映＠信号として出
力端子１１より取り出される。

このエンファシス回路において上記時定数回路３の時定
数Ｔｓを上記第２の係数回路２６のエンファシス間に係
る係数をＸ、ノイズ低減効果が始まる周波数に対応した
時定数をＴとしたときＴ＞Ｔｓ　＞Ｔ／　（Ｘ＋１　）
　　　　　　　　　（１）と規定することによって、上
記特願昭６１−１７１３９３Ｍ明綱膚において詳述した
如く、インパルスノイズ入来時の出力における横引きノ
イズ、及びランダムノイズ入来時の出力におけるノイズ
残留［１１間を低減することが出来る。

発明が解決しようとする問題点 上記の如く、（１）式で示す条件を設定することによっ
てエンファシス回路の出力におけるランダムノイズ及び
横引きノイズを低減できる。

しかるに、プリエンファシスの場合、第７図（△）に示
すような入力ｅが第６図の入力端子１に入来したとぎは
、時定数回路３の出力は第７図（１３）に示′？ｌｆの
ようになりリミッタレベルＬ以上での減衰時間が時定数
−「Ｓで決まる。（１ン式で示すようにＴ＞Ｔｓ　＞Ｔ
／　（Ｘ＋１　）と設定すれば、「Ｓが小振幅時の時定
数Ｔ／（Ｘ＋１）より大きくなり時定数回路３の出力が
リミッタ２４により振幅制限されている時間が長くなる
。

これは大振幅時において低い周波数でのエンファシス間
が増加することを意味し、高周波にのみエンファシスを
かけたいという本来の目的に反することになり好ましく
ない。

本発明は前記（１）式の関係を保ちつつ、なおかつ低周
波数でのエンファシス量の増加を抑え得るエンファシス
回路を提供することを目的とする。

問題点を解決するための手段 本発明エンファシス回路は、上記時定数回路と上記第１
の係数回路との間に第１のリミッタを、上記時定数回路
と第２の係数回路との間に第２のリミッタを夫々独立に
設け、第１のリミッタのリミッタレベルをＬＩＭｌ、第
２のリミッタのリミッタレベルをＬＩＭ２としたとき Ｌ　ＩＭｌ　＞Ｌ　１Ｍ２ と設定してなる。

実施例 第１図は本発明の第１実施例のブロック系統図を示す。

同図は本発明をプリエンファシス回路及びアイエンファ
シス回路を含んだ回路に適用した実施例である。

この回路をプリエンファシス回路として用いる場合、ス
イッチ１２を開成する。入力端子１に入来した記録映像
信号は積分回路及び減算器からなる時定数回路３により
高周波成分をＰ波され、−方では、リミッタレベルＬｒ
Ｍ１を設定されたリミッタ４によって振幅制限された後
、係数Ｋをもった係数回路５を軽で加ｎ器２に供給され
る。ここで入ノＪ信号と加算されて上記時定数回路３に
供給される。時定数回路３の出力信号は、他方で、リミ
ッタレベルＬＩＭ２を設定されたリミッタ６により振幅
制限されたあと係数Ｘを持つ第２の係数回路７を介して
加算器８において入力映像信号と加ｔ１されプリエンフ
ァシス特性を付与された記録映像信号として出力端子９
より取り出される。

次にデイエンファシス回路として用いる場合、スイッチ
１２を閉成する。入力端子１に入来した再生入力映像信
号は第２の係数回路７までは上記スイッチが開成してい
る場合と同様の経路をたどり、第２の係数回路７の出力
は減算回路１０において入力映像信号と減算され、上記
プリエンファシス特性と相補的なディエンフアシス特性
を付与され、出力端子１１より取り出される。

同図において上記時定数回路３の時定数Ｔｓを、ノイズ
低減効果が始まる周波数に対応する時定数をＴ１上記第
２の係数回路７の係数をＸとしたとき、前２（１）式と
同じく、 丁＞Ｔｓ　＞Ｔ／　（Ｘ＋１　） という関係を持つように設定する。

また上記エンファシス回路において上記リミツ。

タレベルＬＩＭＩ及び上記リミッタレベルＬＩＭ２を第
２図に示す如く、 Ｌ　ＩＭｌ　＞Ｌ　１Ｍ２　　　　′ となるように設定する。

プリエンファシスの場合を例にとると、第３図（Ａ）に
示すような信号ａが入力端子１に入来したとき、第１図
における時定数回路３の出力波形は第３図（Ｂ）に実１
ｂで示すようになる。なお同図（８）中にリミッタが１
つだけの従来回路と比較するために第７図（Ｂ）の波形
を破線で示した。同図においてｂで示す波形は振幅が第
１のリミッタ４のリミッタレベルＬＩＭＩよりも大きい
ところではその減衰の時定数は時定数回路３のもつ時定
数Ｔｓであり、それよりも小さい振幅になると、その減
衰の時定数は上記特願昭６１−１７１３９３号において
述べた如＜Ｔ／　（Ｘ＋１　）となる。ここで（１）式
の関係が設定しであることによってしＩＭ”ｌ以下の振
幅では１１Ｍ１以上の振幅に比較して早く減衰すること
になる。またこの第１のリミッタ４は上記ＬＩＭ２以上
の振幅において第７図（Ｂ）に示す波形よりも早く減衰
させることを［Ｉ的としてそのリミッタレベルＬＩＭ１
がＬ　［Ｍ２より大きく定められており、かつ第３図（
Ｂ）の波形す全体の減衰時間に合わせて適切に設定され
る。

一方上記第２のリミッタ６のリミッタレベルＬＩＭ２は
第２の係数回路７と共にこのエンファシス回路における
エンファシス量に直接係わってくるリミッタレベルであ
って、第７図（Ｂ）に示すリミッタレベルＬに相当する
ものである。

このように２つの第１のリミッタ４と第２のリミッタ６
を設けることにより、上記（１）式の関係を保ちつつ、
かつ第７図（８）の波形に比して大振幅時の減衰を早め
ることができる。このことは大振幅時にリミッタによっ
て振幅制限されている時間を短くすることを意味し、こ
れによって中振幅時あるいは大振幅時の中低域周波数に
お１ノるエンファシスδを抑えることが可能となる。

第４図は本発明の第２実施例のブロック系統図を示す。

同図において第１図と同一構成部分には同一符号を付し
、その説明を省略する。同図において、回路を記録系の
プリエンファシス回路として用いる場合スイッチ２０を
閉成し、再生系のディエンフアシス回路として用いる場
合、スイッチ２０を開成させる。加算器１８を介して供
給された入力映像信号は減算器１３で第１の係数回路１
４の出力と減算されて時′ｉＦ：数回路３に供給される
。リミッタ６の出力は係数回路１５を介して減算器１６
に供給され入力映像信号と減算される。

その出力はデイエンファシス特性を付与された再生映像
信号として出力端子１７より取り出される。

加粋各１８は記録時には入力映像信号と係数回路１５の
出力とを加算し、その出力はプリエンファシス特性を付
与された記録映像信号として出力端子１９より取り出さ
れる。

第２の係数回路１５の係数をＸ／（Ｘ＋１）とし、時定
数回路３の時定数Ｔｓを（１−Ｋ）Ｔとし、上記特願昭
６１−１７１３９３号において第２実浦例で述べた如く ＴＮＴｓ　＞Ｔ／　（Ｘ＋１　） と設定する。同図においてもＬＩＭｌ、ＬＩＭ２を Ｌ　　ＩＭＩ　　＞Ｌ　　１Ｍ２ となるよう設定する。本実施例においても、第３図に示
したように上記第１実施例と同様な効果が得られる。

第５図は本発明の第３実施例のブロック系統図を示す。

同図において第１図及び第４図と同−構酸部分には同一
符号を付しその説明を省略する。

第５図においては時定数回路２１として、コンデンサと
抵抗よりなる微分回路を用いており、構成が簡単である
。

第２の係数回路２３の係数を（１＋Ｋ）Ｘ／（Ｘ＋１）
とし時定数回路２１の時定数ＴｓをＴ／（Ｘ＋１）とし
、上記特願昭６１−１７１３９３号において第３実施例
で延べた如く Ｔ＞Ｔｓ　＞Ｔ／　（Ｘ＋１　） と設定する。また同図においてもＬＩＭＩと１１Ｍ２を ＬＩＭｌ＞１１Ｍ２ となるように設定し、第３図に示したように第１実施例
及び第２実施例と同様な効果が得られる。

発明の効果 本発明エンファシス回路では、リミッタを時定数回路と
第１の係数回路との間、及び時定数回路と第２の係数回
路との間に独立に設け、それぞれのリミッタレベルをＬ
ＩＭｌ及び１１Ｍ２としたとき ＬＩＭＩ＞１１Ｍ２ と設定しているため、記録系のプリエンファシス回路で
は中、大振幅時における中、低域周波数のエンファシス
聞を抑えることができ、プリエンファシス回路の復に接
続されるメインプリエンファシス回路及びホワイトクリ
ップ回路、ダーククリップ回路による波形欠損を低減す
ることができ、しかも再生系のデイエンファシス回路で
は大振幅の入力があった場合にはその振幅を速やかに減
衰させることができるため、大振幅入力時に生じるノイ
ズが出力に現われる残留ノイズの時間幅を低減させる効
果がある。

【図面の簡単な説明】

第１図は本発明回路の第１実施例のブロック系統図、第
２図は本発明に含まれる二つのリミッタのリミッタレベ
ル相互の関係を示すｍ急回、第３図は本発明のプリエン
ファシス時における各部の波形図、第４図は本発明の第
２実施例のブロック系統図、第５図は本発明の第３実施
例のブロック系統図、第６図は従来のエンファシス回路
のブロック系統図、第７図は従来のプリエンファシス時
における各部の波形図である。 １・・・入力端子、２．８．１８・・・加算器、３゜２
１・・・時定数回路、４．６．２４・・・リミッタ、５
゜１４．２２．２５・・・第１の係数回路、７，１５゜
２３．２６・・・第２の係数回路、９．１１，１７゜１
９・・・出力端子、１０．１３．１６・・・減り各、１
２．２０・・・間開成スイッヂ。 特許出願人　日本ビクター株式会社 １図 第４図 ＠５図 第６図 嶌７図

Claims (1)

1. 【特許請求の範囲】 入力映像信号が時定数回路を経たあとリミッタによって
   振幅制限され、係数Ｋを持つた第１の係数回路を通って
   時定数回路の入力側に帰還し、リミッタの出力がエンフ
   ァシス量に係る係数Ｘを持った第２の係数回路を介して
   入力信号と演算されて取り出される構成であつて、時定
   数回路の時定数をＴｓ、ノイズ低減効果が始まる周波数
   に対応した時定数をＴとすると Ｔ＞Ｔｓ＞Ｔ／（Ｘ＋１） に設定された帰還形エンファシス回路において、上記リ
   ミッタとして、上記時定数回路と１記第１の係数回路と
   の間に第１のリミッタを、また上記時定数回路と上記第
   ２の係数回路との間に第２のリミッタを夫々独立に設け
   、上記第１のリミッタのリミッタレベルをＬＩＭ１、上
   記第２のリミッタのリミッタレベルをＬＩＭ２としたと
   き ＬＩＭ１＞ＬＩＭ２ に設定したことを特徴とするエンファシス回路。