JPH0241951B2 - - Google Patents
Info
- Publication number
- JPH0241951B2 JPH0241951B2 JP56068250A JP6825081A JPH0241951B2 JP H0241951 B2 JPH0241951 B2 JP H0241951B2 JP 56068250 A JP56068250 A JP 56068250A JP 6825081 A JP6825081 A JP 6825081A JP H0241951 B2 JPH0241951 B2 JP H0241951B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- emphasis circuit
- emphasis
- noise
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000002131 composite material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/923—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback using preemphasis of the signal before modulation and deemphasis of the signal after demodulation
Description
【発明の詳細な説明】
本発明は、映像信号処理装置に関し、特にエン
フアシス処理の施された映像信号のデイエンフア
シス処理とそのノイズクリツプ処理を行う映像信
号処理装置に関する。
フアシス処理の施された映像信号のデイエンフア
シス処理とそのノイズクリツプ処理を行う映像信
号処理装置に関する。
従来、例えばVTRに於て、映像信号をFM変
調して磁気テープに記録再生するに際し、磁気テ
ープ等で発生するノイズによる再生画像信号の
Ｓ／Ｎ劣化を軽減するために、映像信号にエンフ
アシス回路により高周波成分を増強して記録し、
再生時にはデイエンフアシス回路により高周波成
分を減じノイズの高周波成分を抑えるという手段
が用いられている。
調して磁気テープに記録再生するに際し、磁気テ
ープ等で発生するノイズによる再生画像信号の
Ｓ／Ｎ劣化を軽減するために、映像信号にエンフ
アシス回路により高周波成分を増強して記録し、
再生時にはデイエンフアシス回路により高周波成
分を減じノイズの高周波成分を抑えるという手段
が用いられている。
また、家庭用のVTRでは更にノイズクリツプ
と称される映像信号の高域成分のうち低いレベル
の信号だけを除去する回路を用いてノイズを減ず
ることが一般に行なわれている。
と称される映像信号の高域成分のうち低いレベル
の信号だけを除去する回路を用いてノイズを減ず
ることが一般に行なわれている。
以下、これら従来回路例を添付された図面の第
１図乃至第３図と共に説明する。
１図乃至第３図と共に説明する。
第１図は映像信号の記録時にエンフアシスをか
けるための回路の一例であり、CRからなるエン
フアシス回路１とこのエンフアシス回路１により
高周波成分が増強された白及び黒の信号のクリツ
プを行うためのクリツプ回路２から構成されてい
る。第２図は再生信号のデイエンフアシスを行う
と共にノイズクリツプを行う回路であり、同図に
おいて３はCRからなるデイエンフアシス回路、
４はこのデイエンフアシス回路３の後段に接続さ
れた緩衝増幅器、５は減算器で前記デイエンフア
シス回路３の出力の緩衝増幅器４を介した値か
ら、この緩衝増幅器４の出力を更にハイパスフイ
ルタ６、振幅制限器７を介した値を減算するため
に設けられており、これら減算器５、ハイパスフ
イルタ６及び振幅制限器７からノイズクリツプ回
路NCが構成される。
けるための回路の一例であり、CRからなるエン
フアシス回路１とこのエンフアシス回路１により
高周波成分が増強された白及び黒の信号のクリツ
プを行うためのクリツプ回路２から構成されてい
る。第２図は再生信号のデイエンフアシスを行う
と共にノイズクリツプを行う回路であり、同図に
おいて３はCRからなるデイエンフアシス回路、
４はこのデイエンフアシス回路３の後段に接続さ
れた緩衝増幅器、５は減算器で前記デイエンフア
シス回路３の出力の緩衝増幅器４を介した値か
ら、この緩衝増幅器４の出力を更にハイパスフイ
ルタ６、振幅制限器７を介した値を減算するため
に設けられており、これら減算器５、ハイパスフ
イルタ６及び振幅制限器７からノイズクリツプ回
路NCが構成される。
上述した第１図及び第２図に示される回路の動
作を第３図の波形図と共に説明する。
作を第３図の波形図と共に説明する。
まずエンフアシス動作について説明すると、第
１図を参照すれば入力映像信号Saがエンフアシ
ス回路１に入力されると、このエンフアシス回路
１はCRによる高域増強フイルタを構成している
ため、例えば入力映像信号Saが第３図Ａに示さ
れるような信号である場合、このエンフアシス回
路１の出力は第３図Ｂに示されるような信号の立
上り、立下りにオーバシユートを生じた波形の信
号Sbのようになる。家庭用VTRでは約1MHz以
上の信号を12〜16dB程度増強するため、オーバ
ーシユートのピークはかなり大きくなる。そのま
まFM変調すると過変調となり、挾帯域の磁気ヘ
ツドテープ伝送系通過後反転現象を起こす。この
ため、クリツプ回路２によりオーバーシユートの
振幅を制限し、第３図ｃのScのような波形とし
た後、FM変調し磁気ヘツドにより磁気テープに
記録される。
１図を参照すれば入力映像信号Saがエンフアシ
ス回路１に入力されると、このエンフアシス回路
１はCRによる高域増強フイルタを構成している
ため、例えば入力映像信号Saが第３図Ａに示さ
れるような信号である場合、このエンフアシス回
路１の出力は第３図Ｂに示されるような信号の立
上り、立下りにオーバシユートを生じた波形の信
号Sbのようになる。家庭用VTRでは約1MHz以
上の信号を12〜16dB程度増強するため、オーバ
ーシユートのピークはかなり大きくなる。そのま
まFM変調すると過変調となり、挾帯域の磁気ヘ
ツドテープ伝送系通過後反転現象を起こす。この
ため、クリツプ回路２によりオーバーシユートの
振幅を制限し、第３図ｃのScのような波形とし
た後、FM変調し磁気ヘツドにより磁気テープに
記録される。
VTR再生内には、磁気テープに記録された信
号が磁気ヘツドより読み出され増幅されると共に
FM復調が行なわれ、第２図のデイエンフアシス
回路３に入力される。このデイエンフアシス回路
３は第１図に示されるエンフアシス回路１と相反
の特性を持つローパスフイルターであり、第３図
Ｄに示されるデイエンフアシス回路３の出力Sb
は、クリツプ回路２により制限された部分を除き
略元の信号と同様になる。この時、磁気テープ、
ヘツド等により発生したノイズのうち映像信号の
高域に分布する成分は、デイエンフアシス回路３
のローパス特性に従つて減少する。
号が磁気ヘツドより読み出され増幅されると共に
FM復調が行なわれ、第２図のデイエンフアシス
回路３に入力される。このデイエンフアシス回路
３は第１図に示されるエンフアシス回路１と相反
の特性を持つローパスフイルターであり、第３図
Ｄに示されるデイエンフアシス回路３の出力Sb
は、クリツプ回路２により制限された部分を除き
略元の信号と同様になる。この時、磁気テープ、
ヘツド等により発生したノイズのうち映像信号の
高域に分布する成分は、デイエンフアシス回路３
のローパス特性に従つて減少する。
しかし、家庭用VTRでは高密度記録が行なわ
れ、このままでは映像Ｓ／Ｎが不足であり、第２
図に示されるノイズクリツプ回路NCを用いてい
る。
れ、このままでは映像Ｓ／Ｎが不足であり、第２
図に示されるノイズクリツプ回路NCを用いてい
る。
また、この時、第１図に示される記録時のクリ
ツプ回路２により映像信号の立上り、立下りの高
域成分が失なわれているため、第３図Ｄに示され
る信号Sdはスミアを生じた様な波形となり画質
を劣化させる。また記録信号Scの白ピーク部は、
通常磁気テープ系のＳ／Ｎの悪い短波長部に相当
するため、再生された信号Sdの立上り部より数
μsec程度の時間Ｓ／Ｎが劣化し、画像のりんかく
部のＳ／Ｎが悪いという好ましくない現象が生ず
る。
ツプ回路２により映像信号の立上り、立下りの高
域成分が失なわれているため、第３図Ｄに示され
る信号Sdはスミアを生じた様な波形となり画質
を劣化させる。また記録信号Scの白ピーク部は、
通常磁気テープ系のＳ／Ｎの悪い短波長部に相当
するため、再生された信号Sdの立上り部より数
μsec程度の時間Ｓ／Ｎが劣化し、画像のりんかく
部のＳ／Ｎが悪いという好ましくない現象が生ず
る。
次に、第２図に示されるノイズクリツプ回路
NCについて説明する。復調デイエンフアシスさ
れた信号Sdは緩衝増幅器４で増幅された後ハイ
パスフイルタ６及び減算器５に夫々入力される。
ハイパスフイルタ６は通常CRで構成された第３
図Ｅに示すように映像信号Seの高域成分を取り
出す。この信号Seを振幅制限器７に通し、ノイ
ズに比べ大振幅の映像成分をクリツプし、減算器
５のもう一方の入力端に入力し、前述した信号
Sdより減算する。これによつて、振幅制限器７
によりクリツプされないノイズ成分は相殺され
る。しかし映像信号の立上り立下り部分では、第
３図Ｆに示されるような振幅制限器６の出力は、
立上り立下り後数μsecの間、ノイズ成分は現われ
ず、この部分のノイズは残つてしまう。
NCについて説明する。復調デイエンフアシスさ
れた信号Sdは緩衝増幅器４で増幅された後ハイ
パスフイルタ６及び減算器５に夫々入力される。
ハイパスフイルタ６は通常CRで構成された第３
図Ｅに示すように映像信号Seの高域成分を取り
出す。この信号Seを振幅制限器７に通し、ノイ
ズに比べ大振幅の映像成分をクリツプし、減算器
５のもう一方の入力端に入力し、前述した信号
Sdより減算する。これによつて、振幅制限器７
によりクリツプされないノイズ成分は相殺され
る。しかし映像信号の立上り立下り部分では、第
３図Ｆに示されるような振幅制限器６の出力は、
立上り立下り後数μsecの間、ノイズ成分は現われ
ず、この部分のノイズは残つてしまう。
以上述べたように、従来のエンフアシス回路、
ノイズクリツプ回路では第３図Ｇにおいて減算器
５の出力のように、画像の立上り立下り部のスミ
アが多く、また立上り立下りから数μsec間のＳ／
Ｎが悪くなるという欠点がある。従来の家庭用
VTRでは記録密度に充分余裕をもたせることに
より、磁気系のＳ／Ｎに余裕を持たせていたた
め、前述した欠点は実際上大きな問題とはならな
かつた。しかし、最近、長時間記録等の要求に基
づき高密度記録が行われ、Ｓ／Ｎが充分ではなく
なり、特にその影響が画像りんかく部における
Ｓ／Ｎの劣化に現われ、高密度記録を行なう上で
障害となつていた。
ノイズクリツプ回路では第３図Ｇにおいて減算器
５の出力のように、画像の立上り立下り部のスミ
アが多く、また立上り立下りから数μsec間のＳ／
Ｎが悪くなるという欠点がある。従来の家庭用
VTRでは記録密度に充分余裕をもたせることに
より、磁気系のＳ／Ｎに余裕を持たせていたた
め、前述した欠点は実際上大きな問題とはならな
かつた。しかし、最近、長時間記録等の要求に基
づき高密度記録が行われ、Ｓ／Ｎが充分ではなく
なり、特にその影響が画像りんかく部における
Ｓ／Ｎの劣化に現われ、高密度記録を行なう上で
障害となつていた。
また、従来のデイエンフアシス回路及び、ノイ
ズクリツプ回路はアナログフイルタの組み合せで
構成されていたので回路の集積化が困難であり、
結果として回路規模が大きくなつてしまつてい
た。
ズクリツプ回路はアナログフイルタの組み合せで
構成されていたので回路の集積化が困難であり、
結果として回路規模が大きくなつてしまつてい
た。
本発明は上述した点に鑑みてなされたもので、
デイエンフアシス回路及びノイズクリツプ回路を
含む映像信号処理回路においてその回路構成を簡
略化することを目的とする。
デイエンフアシス回路及びノイズクリツプ回路を
含む映像信号処理回路においてその回路構成を簡
略化することを目的とする。
本発明は、上記の目的を達成するために、デイ
ンフアシス回路、ノイズクリツプ回路のハイパス
フイルタとして、トランスバーサルフイルタを用
いるようにし、かつデイエンフアシス及びノイズ
クリツプ用ハイパスフイルタを兼用した点を特徴
としている。
ンフアシス回路、ノイズクリツプ回路のハイパス
フイルタとして、トランスバーサルフイルタを用
いるようにし、かつデイエンフアシス及びノイズ
クリツプ用ハイパスフイルタを兼用した点を特徴
としている。
以下本発明の一実施例を添付された図面の第４
図乃至第６図と共に説明する。
図乃至第６図と共に説明する。
第４図は本発明に係わるエンフアシス回路の一
例を示す図であり、Epは後述する動作説明から
理解されるように位相直線形トランスバーサルフ
イルタで構成されたエンフアシス回路である。こ
のエンフアシス回路Epは映像信号が入力される
ｎ段の時間遅延要素からなるアナログ遅延素子８
と、前記アナログ遅延素子８に設けられた各時間
遅延出力を与える複数のタツプに夫々接続されエ
ンフアシス特性を持つように中間タツプを中心に
して対称的に重み係数（Wo、Wo-1、…W1、…
Wo-1、Wo）を与える係数器９と、前記係数器９
からの各出力の総和を与える加算器１０とから構
成されている。１１はエンフアシス回路Epの出
力をクリツプするための白及び黒クリツプ回路で
ある。
例を示す図であり、Epは後述する動作説明から
理解されるように位相直線形トランスバーサルフ
イルタで構成されたエンフアシス回路である。こ
のエンフアシス回路Epは映像信号が入力される
ｎ段の時間遅延要素からなるアナログ遅延素子８
と、前記アナログ遅延素子８に設けられた各時間
遅延出力を与える複数のタツプに夫々接続されエ
ンフアシス特性を持つように中間タツプを中心に
して対称的に重み係数（Wo、Wo-1、…W1、…
Wo-1、Wo）を与える係数器９と、前記係数器９
からの各出力の総和を与える加算器１０とから構
成されている。１１はエンフアシス回路Epの出
力をクリツプするための白及び黒クリツプ回路で
ある。
第５図は、本発明の一実施例としての、再生信
号のデイエンフアシス及びノイズクリツプを行う
ための回路であり、DEpは前述したエンフアシス
回路Epと同様に位相直線形トランスバーサルフ
イルタで構成されたデイエンフアシス回路であ
る。このデイエンフアシス回路DEpは、再生信号
が入力されるｎ段の時間遅延要素からなるアナロ
グ遅延素子１２と、前記アナログ遅延素子１２に
設けられた各時間遅延出力を与える複数のタツプ
に夫々接続されたデイエンフアシス特性を持つよ
うに中間タツプを中心にして対称的に重み係数
（Xo、Xo-1、…X1、…Xo-1、Xo）を与える係数
器１３と、前記係数器１３からの各出力の総和を
与える加算器１４とから構成されている。１５は
減算器で、デイエンフアシス回路DEpの出力に相
当する加算器１４の出力から、アナログ遅延素子
１２の中間タツプに接続された重み係数X1の係
数器１３の出力を減算することによりハイパスフ
イルタHPFを構成している。１６はこの減算器
１５の出力信号に所定の振幅制限を行うための振
幅制限器、１７は加算器１４の出力から振幅制限
器１６の出力を減算する減算器である。これら減
算器１５，１７及び振幅制限器１６からノイズク
リツプ回路NC′が構成される。
号のデイエンフアシス及びノイズクリツプを行う
ための回路であり、DEpは前述したエンフアシス
回路Epと同様に位相直線形トランスバーサルフ
イルタで構成されたデイエンフアシス回路であ
る。このデイエンフアシス回路DEpは、再生信号
が入力されるｎ段の時間遅延要素からなるアナロ
グ遅延素子１２と、前記アナログ遅延素子１２に
設けられた各時間遅延出力を与える複数のタツプ
に夫々接続されたデイエンフアシス特性を持つよ
うに中間タツプを中心にして対称的に重み係数
（Xo、Xo-1、…X1、…Xo-1、Xo）を与える係数
器１３と、前記係数器１３からの各出力の総和を
与える加算器１４とから構成されている。１５は
減算器で、デイエンフアシス回路DEpの出力に相
当する加算器１４の出力から、アナログ遅延素子
１２の中間タツプに接続された重み係数X1の係
数器１３の出力を減算することによりハイパスフ
イルタHPFを構成している。１６はこの減算器
１５の出力信号に所定の振幅制限を行うための振
幅制限器、１７は加算器１４の出力から振幅制限
器１６の出力を減算する減算器である。これら減
算器１５，１７及び振幅制限器１６からノイズク
リツプ回路NC′が構成される。
第６図Ａ乃至Ｇの波形図を参照して動作の説明
を行う。
を行う。
まず、エンフアシス回路の動作について説明す
る。第５図に於いて、アナログ遅延素子８の各タ
ツプ出力に係数器９により重み付けを行ない、加
算器１０により加算を行なう。前述したように係
数器９の重み付け係数は、中央のタツプを中心に
対称に配列してありこのため位相直線形フイルタ
が構成される。この重み付け係数を適当に選ぶこ
とにより任意のフイルタ特性が得られ必要なエン
フアシス特性を与えることができる。
る。第５図に於いて、アナログ遅延素子８の各タ
ツプ出力に係数器９により重み付けを行ない、加
算器１０により加算を行なう。前述したように係
数器９の重み付け係数は、中央のタツプを中心に
対称に配列してありこのため位相直線形フイルタ
が構成される。この重み付け係数を適当に選ぶこ
とにより任意のフイルタ特性が得られ必要なエン
フアシス特性を与えることができる。
今、遅延素子８に第６図ＡでS′aの様な信号が
加えられると加算器１０の出力は位相直線形フイ
ルタであるため第６図ＢでS′bのように信号の立
上り、立下りに夫々プリシユート、オーバシユー
トを生じた波形となる。従来のCR形エンフアシ
ス回路ではオーバシユートのみであり、本発明で
はそのオーバシユート成分が波形の立上り、立下
り部に分散されるため、そのピークは従来に比べ
小さくなりまたピーク部の幅が狭くなる。
加えられると加算器１０の出力は位相直線形フイ
ルタであるため第６図ＢでS′bのように信号の立
上り、立下りに夫々プリシユート、オーバシユー
トを生じた波形となる。従来のCR形エンフアシ
ス回路ではオーバシユートのみであり、本発明で
はそのオーバシユート成分が波形の立上り、立下
り部に分散されるため、そのピークは従来に比べ
小さくなりまたピーク部の幅が狭くなる。
次に信号S′bは従来例と同様過変調を防ぐため
にクリツプ回路１１によりオーバシユート、プリ
シユートの振幅が制限され第４図ｃに示す信号
S′cの様な波形にされた後FM変調され磁気ヘツ
ドにて磁気テープに記録される。VTR再生時に
は記録された信号が読み出され、増幅FM復調さ
れた後、第５図に示すデイエンフアシス回路DEp
及びノイズクリツプ回路NC′に入力される。
にクリツプ回路１１によりオーバシユート、プリ
シユートの振幅が制限され第４図ｃに示す信号
S′cの様な波形にされた後FM変調され磁気ヘツ
ドにて磁気テープに記録される。VTR再生時に
は記録された信号が読み出され、増幅FM復調さ
れた後、第５図に示すデイエンフアシス回路DEp
及びノイズクリツプ回路NC′に入力される。
遅延素子１２、係数器１３、加算器１４は第５
図に示されるエンフアシス回路Epと同様に前述
したように位相直線形トランスバーサルフイルタ
を構成しており、係数器１３の係数がエンフアシ
ス回路の特性と相反したように選ばれているた
め、第６図Ｄに示されるようにその出力信号は略
元の信号と同様になる。この時、前述したエンフ
アシス回路Ep、クリツプ回路１１で失なわれる
映像信号の立上り、立下りの高域成分は、エンフ
アシスされた信号の白及び黒ピークが小さいた
め、従来のものより少なく済んでおり、スミアの
発生が小さく、また白ピーク部が少ないことか
ら、磁気テープ系の短波長部のＳ／Ｎが悪いこと
による画像りんかく部のＳ／Ｎ劣化が少なくなつ
て画質が向上する。
図に示されるエンフアシス回路Epと同様に前述
したように位相直線形トランスバーサルフイルタ
を構成しており、係数器１３の係数がエンフアシ
ス回路の特性と相反したように選ばれているた
め、第６図Ｄに示されるようにその出力信号は略
元の信号と同様になる。この時、前述したエンフ
アシス回路Ep、クリツプ回路１１で失なわれる
映像信号の立上り、立下りの高域成分は、エンフ
アシスされた信号の白及び黒ピークが小さいた
め、従来のものより少なく済んでおり、スミアの
発生が小さく、また白ピーク部が少ないことか
ら、磁気テープ系の短波長部のＳ／Ｎが悪いこと
による画像りんかく部のＳ／Ｎ劣化が少なくなつ
て画質が向上する。
次にノイズクリツプ回路NC′について説明す
る。復調デイエンフアシスされた信号S′dとデイ
エンフアシスされる前の信号との差をとればハイ
パスフイルタを構成でき、減算器１５でこれを行
なつて第６図Ｅに示すように高域成分が取り出さ
れた映像信号S′eを得る。この時、減算器１５の
一方の入力として遅延素子１２の中央のタツプが
用いられているのは減算器１５の他方の入力S′d
とのタイミングを合わせるためである。こうして
得られた信号S′eを振幅制限器１６に通し、ノイ
ズに比べて大振幅の映像成分をクリツプし、この
信号を減算器１７に入力して、加算器１４の出力
S′d信号より減算する。これによつてノイズ成分
が相殺される。この時従来例と同様に振幅制限器
１６の出力S′fのうち映像信号の立上り、立下り
部ではノイズが現われず減算器１７の出力S′gに、
この部分のノイズが残るが、従来例と異なりノイ
ズの残る部分が映像の立上り、立下り部分の夫々
前後に分割されており視覚的に目立ちやすい画
像、白部分のノイズが短くなつて画質の劣化が少
なくて済む。
る。復調デイエンフアシスされた信号S′dとデイ
エンフアシスされる前の信号との差をとればハイ
パスフイルタを構成でき、減算器１５でこれを行
なつて第６図Ｅに示すように高域成分が取り出さ
れた映像信号S′eを得る。この時、減算器１５の
一方の入力として遅延素子１２の中央のタツプが
用いられているのは減算器１５の他方の入力S′d
とのタイミングを合わせるためである。こうして
得られた信号S′eを振幅制限器１６に通し、ノイ
ズに比べて大振幅の映像成分をクリツプし、この
信号を減算器１７に入力して、加算器１４の出力
S′d信号より減算する。これによつてノイズ成分
が相殺される。この時従来例と同様に振幅制限器
１６の出力S′fのうち映像信号の立上り、立下り
部ではノイズが現われず減算器１７の出力S′gに、
この部分のノイズが残るが、従来例と異なりノイ
ズの残る部分が映像の立上り、立下り部分の夫々
前後に分割されており視覚的に目立ちやすい画
像、白部分のノイズが短くなつて画質の劣化が少
なくて済む。
なお上述した実施例においては、アナログ遅延
素子、係数器、加算器によつてトランスバーサル
フイルタを構成したが、これらの代りに分割電極
による重み付けを行なつたCCDトランスバーサ
ルフイルタ等使うことも可能で、その場合には上
述した回路をすべて集積化でき小型化出来る。
素子、係数器、加算器によつてトランスバーサル
フイルタを構成したが、これらの代りに分割電極
による重み付けを行なつたCCDトランスバーサ
ルフイルタ等使うことも可能で、その場合には上
述した回路をすべて集積化でき小型化出来る。
以上説明してきたように、本発明に係わる映像
信号処理装置は、デイエンフアシス回路を、入力
信号に応じた時間遅延出力に重み付け操作を行な
い、その合成出力を得るトランスバーサルフイル
タで構成するとともに、 前記デイエンフアシス回路を構成するトランス
バーサルフイルタにおける重み付け操作が施され
た時間遅延中間出力と前記デイエンフアシス回路
出力との差をとることによりノイズクリツプ用ハ
イパスフイルタを構成したので、従来のデイエン
フアシス回路及びノイズクリツプ回路を用いた構
成に比べ、処理回路が簡略化された。また、前述
したように、デイエンフアシス回路にトランスバ
ーサルフイルタを用いることにより磁気系の特性
に合わせた任意のデイエンフアシス特性が得ら
れ、このトランスバーサルフイルタで構成された
デイエンフアシス回路及びノイズクリツプ回路部
分の集積化が容易になつた。
信号処理装置は、デイエンフアシス回路を、入力
信号に応じた時間遅延出力に重み付け操作を行な
い、その合成出力を得るトランスバーサルフイル
タで構成するとともに、 前記デイエンフアシス回路を構成するトランス
バーサルフイルタにおける重み付け操作が施され
た時間遅延中間出力と前記デイエンフアシス回路
出力との差をとることによりノイズクリツプ用ハ
イパスフイルタを構成したので、従来のデイエン
フアシス回路及びノイズクリツプ回路を用いた構
成に比べ、処理回路が簡略化された。また、前述
したように、デイエンフアシス回路にトランスバ
ーサルフイルタを用いることにより磁気系の特性
に合わせた任意のデイエンフアシス特性が得ら
れ、このトランスバーサルフイルタで構成された
デイエンフアシス回路及びノイズクリツプ回路部
分の集積化が容易になつた。
第１図は従来のエンフアシス回路の概路的ブロ
ツク図、第２図は従来のデイエンフアシス回路及
びノイズクリツプ回路の概略的なブロツク図、第
３図Ａ乃至Ｇは第１図、第２図に示される従来回
路の各部の動作波形図、第４図は本発明に係る映
像信号処理装置におけるエンフアシス回路の概略
的なブロツク図、第５図は本発明の一実施例とし
てのデイエンフアシス回路及びノイズクリツプ用
ハイパスフイルタの概略的なブロツク図、第６図
Ａ乃至Ｇは第５図、第６図に示される回路の各部
の動作波形図である。 ８，１２……アナログ遅延素子、９，１３……
係数器、１０，１４……加算器、１１……クリツ
プ回路、１５，１６……減算器、１６……振幅制
限器、Ep……エンフアシス回路、DEp……デイ
エンフアシス回路。
ツク図、第２図は従来のデイエンフアシス回路及
びノイズクリツプ回路の概略的なブロツク図、第
３図Ａ乃至Ｇは第１図、第２図に示される従来回
路の各部の動作波形図、第４図は本発明に係る映
像信号処理装置におけるエンフアシス回路の概略
的なブロツク図、第５図は本発明の一実施例とし
てのデイエンフアシス回路及びノイズクリツプ用
ハイパスフイルタの概略的なブロツク図、第６図
Ａ乃至Ｇは第５図、第６図に示される回路の各部
の動作波形図である。 ８，１２……アナログ遅延素子、９，１３……
係数器、１０，１４……加算器、１１……クリツ
プ回路、１５，１６……減算器、１６……振幅制
限器、Ep……エンフアシス回路、DEp……デイ
エンフアシス回路。
Claims (1)
- 【特許請求の範囲】 １ エンフアシス回路によつて高周波成分が増強
された映像信号が入力され、 上記エンフアシス回路と相反する特性を有する
デイエンフアシス回路を有し、該デイエンフアシ
ス回路を入力信号に応じた時間遅延出力に重み付
け操作を行ないその合成出力を得るトランスバー
サルフイルタで構成するとともに、 前記デイエンフアシス回路を構成するトランス
バーサルフイルタにおける重み付け操作が施され
た時間遅延出力の１つと前記デイエンフアシス回
路出力との差をとることによりノイズクリツプ用
フイルタを構成するようにしたことを特徴とする
映像信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56068250A JPS57184381A (en) | 1981-05-08 | 1981-05-08 | Video signal processor |
| US06/374,881 US4570193A (en) | 1981-05-08 | 1982-05-04 | Video signal processing device including emphasis and/or de-emphasis circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56068250A JPS57184381A (en) | 1981-05-08 | 1981-05-08 | Video signal processor |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323900A Division JPS63266983A (ja) | 1987-12-23 | 1987-12-23 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57184381A JPS57184381A (en) | 1982-11-13 |
| JPH0241951B2 true JPH0241951B2 (ja) | 1990-09-20 |
Family
ID=13368321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56068250A Granted JPS57184381A (en) | 1981-05-08 | 1981-05-08 | Video signal processor |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4570193A (ja) |
| JP (1) | JPS57184381A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956204A (ja) * | 1982-09-25 | 1984-03-31 | Victor Co Of Japan Ltd | 記録再生装置 |
| JPS59227008A (ja) * | 1983-06-08 | 1984-12-20 | Victor Co Of Japan Ltd | 磁気記録再生装置 |
| JPS607278A (ja) * | 1983-06-24 | 1985-01-16 | Matsushita Electric Ind Co Ltd | 信号処理装置 |
| JPS6093682A (ja) * | 1983-10-25 | 1985-05-25 | Sony Corp | デイジタル非線形プリエンフアシス回路 |
| JPS59227006A (ja) * | 1983-12-09 | 1984-12-20 | Victor Co Of Japan Ltd | 映像信号再生装置 |
| US4839726A (en) * | 1987-07-31 | 1989-06-13 | Fairchild Weston Systems, Inc. | Video enhancement method and system |
| JPH01248812A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | デジタルクリップ回路 |
| GB2234133B (en) * | 1989-07-14 | 1993-11-10 | Mitsubishi Electric Corp | Video signal processing apparatus |
| US5343244A (en) * | 1989-10-18 | 1994-08-30 | Sony Corporation | Video signal processing apparatus for use with a video camera |
| JPH0445671A (ja) * | 1990-06-12 | 1992-02-14 | Sony Corp | テレビジョン信号の輪郭強調回路 |
| EP0684605B1 (en) * | 1994-05-23 | 1999-10-06 | STMicroelectronics S.r.l. | Parallel architecture PRML device for processing signals from a magnetic head during a reading step of data stored on a magnetic support |
| DE69421072T2 (de) * | 1994-05-23 | 2000-04-20 | St Microelectronics Srl | Vorrichtung zur Verarbeitung von Servosignalen in einer in Parallelarchitektur ausgeführten Lesevorrichtung für Festplatten |
| US7375573B2 (en) * | 2006-05-25 | 2008-05-20 | Micron Technology, Inc. | De-emphasis system and method for coupling digital signals through capacitively loaded lines |
| US8269727B2 (en) | 2007-01-03 | 2012-09-18 | Apple Inc. | Irregular input identification |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138212A (en) * | 1977-05-10 | 1978-12-02 | Nippon Hoso Kyokai <Nhk> | Emphasis system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3288930A (en) * | 1964-11-12 | 1966-11-29 | Winston Res Corp | Wide-band signal-translating channel |
| US3535443A (en) * | 1968-07-22 | 1970-10-20 | Gen Electric | X-ray image viewing apparatus |
| DE2630085C3 (de) * | 1975-07-21 | 1978-07-13 | Hughes Aircraft Co., Culver City, Calif. (V.St.A.) | CCD-Transversalfilter |
| US4330769A (en) * | 1980-02-07 | 1982-05-18 | Mostek Corporation | Single electrode sense circuit for charge-coupled transversal filters |
-
1981
- 1981-05-08 JP JP56068250A patent/JPS57184381A/ja active Granted
-
1982
- 1982-05-04 US US06/374,881 patent/US4570193A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138212A (en) * | 1977-05-10 | 1978-12-02 | Nippon Hoso Kyokai <Nhk> | Emphasis system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57184381A (en) | 1982-11-13 |
| US4570193A (en) | 1986-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4597021A (en) | Video recording and reproducing apparatus with noise reduction | |
| JPH0241951B2 (ja) | ||
| EP0133048B1 (en) | Noise reducing system for video signal | |
| US4571613A (en) | Noise reduction circuit for a video signal using a feedback type comb filter and an equalizer circuit | |
| US4607285A (en) | Noise reducing system for video signal | |
| US4587576A (en) | Video signal processing apparatus with pre-emphasis and de-emphasis for use in a recording and reproducing system | |
| US4646153A (en) | Noise reduction circuit for a video signal | |
| US4698696A (en) | Noise reduction circuit for video tape recording and playback apparatus | |
| US5220427A (en) | Magnetic reproducing apparatus having circuit for preventing reversal of white peak | |
| US5493341A (en) | Digital non-linear pre-emphasis/de-emphasis apparatus for video signals in a video signal recording and reproducing apparatus | |
| EP0440242A2 (en) | Noise reduction circuit for video signal recording/reproduction device | |
| JPS63266983A (ja) | 映像信号処理装置 | |
| JPH0533874B2 (ja) | ||
| JPS6322374B2 (ja) | ||
| JPH026710Y2 (ja) | ||
| JPS634753B2 (ja) | ||
| JPH0627023Y2 (ja) | ノイズ低減回路 | |
| JP2535826B2 (ja) | ノイズキャンセル回路 | |
| JPH0575313B2 (ja) | ||
| JP2535262B2 (ja) | プリ・エンファシス回路 | |
| JP2564987B2 (ja) | 映像信号処理回路 | |
| JPH0142559B2 (ja) | ||
| JP3048884B2 (ja) | Ｖｔｒの映像信号再生回路 | |
| KR0126448B1 (ko) | 자기기록 재생장치 | |
| JPS5946046B2 (ja) | 記録再生装置 |