JPH04302148A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH04302148A JPH04302148A JP3065823A JP6582391A JPH04302148A JP H04302148 A JPH04302148 A JP H04302148A JP 3065823 A JP3065823 A JP 3065823A JP 6582391 A JP6582391 A JP 6582391A JP H04302148 A JPH04302148 A JP H04302148A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 21
- 239000001301 oxygen Substances 0.000 claims abstract description 21
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 21
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 20
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 26
- 230000005669 field effect Effects 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 2
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 239000008213 purified water Substances 0.000 claims 1
- 238000011282 treatment Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 18
- 239000000543 intermediate Substances 0.000 description 18
- 238000007539 photo-oxidation reaction Methods 0.000 description 17
- 238000010438 heat treatment Methods 0.000 description 11
- 239000000126 substance Substances 0.000 description 10
- 238000012360 testing method Methods 0.000 description 9
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 8
- 229910052753 mercury Inorganic materials 0.000 description 8
- 239000007789 gas Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000010453 quartz Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910021642 ultra pure water Inorganic materials 0.000 description 2
- 239000012498 ultrapure water Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
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- H01L21/02046—Dry cleaning only
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
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- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子の製造方
法特に電界効果トランジスタ（以下、「ＦＥＴ」と略称
することもある。）の製造方法に関するものである。
法特に電界効果トランジスタ（以下、「ＦＥＴ」と略称
することもある。）の製造方法に関するものである。
【０００２】
【従来の技術】半導体素子の製造工程、例えばＧａＡｓ
を用いたショットキーＦＥＴの製造工程では、ＦＥＴの
閾値電圧（Ｖｔｈ）を所望の値にするためにゲート電極
形成前に能動層を所望の閾値電圧が得られる厚さまでエ
ッチング（「ライトリセスエッチング」と称することも
ある。）することが行われている（例えば文献「沖電気
研究開発」Ｖｏｌ．５４，Ｎｏ．２，ｐ．１１（昭和６
２年））。
を用いたショットキーＦＥＴの製造工程では、ＦＥＴの
閾値電圧（Ｖｔｈ）を所望の値にするためにゲート電極
形成前に能動層を所望の閾値電圧が得られる厚さまでエ
ッチング（「ライトリセスエッチング」と称することも
ある。）することが行われている（例えば文献「沖電気
研究開発」Ｖｏｌ．５４，Ｎｏ．２，ｐ．１１（昭和６
２年））。
【０００３】このライトリセスエッチングの従来方法に
ついて、ＦＥＴの製造方法とあわせて説明する。図７（
Ａ）〜（Ｃ）と図８（Ａ）〜（Ｃ）はその説明に供する
工程図である。いずれの図もＧａＡｓＦＥＴの断面によ
り示してある。
ついて、ＦＥＴの製造方法とあわせて説明する。図７（
Ａ）〜（Ｃ）と図８（Ａ）〜（Ｃ）はその説明に供する
工程図である。いずれの図もＧａＡｓＦＥＴの断面によ
り示してある。
【０００４】先ず、半絶縁性ＧａＡｓ基板１１に例えば
エピタキシャル成長法によりｎ型ＧａＡｓ層１３が形成
される（図７（Ａ））。
エピタキシャル成長法によりｎ型ＧａＡｓ層１３が形成
される（図７（Ａ））。
【０００５】次に、このｎ型ＧａＡｓ層１３のソース・
ドレイン領域となる部分に公知のイオン注入法によりｎ
型不純物が注入されｎ＋領域１５が形成される（図７（
Ｂ））。
ドレイン領域となる部分に公知のイオン注入法によりｎ
型不純物が注入されｎ＋領域１５が形成される（図７（
Ｂ））。
【０００６】次に、このウエハの、半導体素子（この例
ではＦＥＴ）形成予定領域以外の領域に酸素イオンが注
入されこの領域が高抵抗化され素子間分離領域１７とさ
れる。ｎ型ＧａＡｓ層１３として残存している部分が能
動層１３ａとなる（図７（Ｃ））。
ではＦＥＴ）形成予定領域以外の領域に酸素イオンが注
入されこの領域が高抵抗化され素子間分離領域１７とさ
れる。ｎ型ＧａＡｓ層１３として残存している部分が能
動層１３ａとなる（図７（Ｃ））。
【０００７】次に、ｎ＋領域１５の所定部分上に公知の
方法によりオーム性電極（ソース電極、ドレイン電極）
１９が形成される（図８（Ａ））。その後、このウエハ
上に能動層１３ａのゲート電極形成予定領域以外の領域
を覆うレジストパターン２１が公知の方法により形成さ
れる（図８（Ｂ））。
方法によりオーム性電極（ソース電極、ドレイン電極）
１９が形成される（図８（Ａ））。その後、このウエハ
上に能動層１３ａのゲート電極形成予定領域以外の領域
を覆うレジストパターン２１が公知の方法により形成さ
れる（図８（Ｂ））。
【０００８】次に、このウエハが、酸系の薬液中に所定
時間浸漬され、または、真空装置中おいて塩素を含むガ
スのプラズマにより所定時間処理される。これにより、
能動層１３ａのゲート電極形成予定領域部分が所定量ｘ
だけエッチングされ所定の厚さｔとされる（図８（Ｃ）
）。その後、公知の方法により能動層１３ａ上にゲート
電極２３が形成されＧａＡｓＦＥＴの主要部が得られる
。
時間浸漬され、または、真空装置中おいて塩素を含むガ
スのプラズマにより所定時間処理される。これにより、
能動層１３ａのゲート電極形成予定領域部分が所定量ｘ
だけエッチングされ所定の厚さｔとされる（図８（Ｃ）
）。その後、公知の方法により能動層１３ａ上にゲート
電極２３が形成されＧａＡｓＦＥＴの主要部が得られる
。
【０００９】なお、能動層１３ａのエッチング量ｘは、
一般には、オーム性電極１５形成後に能動層１３を流れ
る電流Ｉｄｓｏ を測定し、電流ＩｄｓｏとＦＥＴの閾
値電圧との関係、及び能動層のエッチング量に対する電
流Ｉｄｓｏ の変化量の関係について経験的に求めてあ
るデータにこの電流Ｉｄｓｏ を照らしあわせ決定され
る。
一般には、オーム性電極１５形成後に能動層１３を流れ
る電流Ｉｄｓｏ を測定し、電流ＩｄｓｏとＦＥＴの閾
値電圧との関係、及び能動層のエッチング量に対する電
流Ｉｄｓｏ の変化量の関係について経験的に求めてあ
るデータにこの電流Ｉｄｓｏ を照らしあわせ決定され
る。
【００１０】
【発明が解決しようとする課題】しかしながら、能動層
を所望の厚さに調整するためのエッチングを薬液を用い
て行う方法では、薬液中でウエハを移動する際の薬液の
流れ具合がウエハ各所で異なること、薬液中の試料周囲
部分でのエッチング反応物の拡散具合が薬液の各所で異
なること等の理由から、ウエハ面内各所でのエッチング
量が不均一になる。また、能動層の厚さ調整を反応性ガ
スプラズマを用いて行う方法では、ウエハへのプラズマ
の照射具合がウエハ内各所で異なるため、ウエハ面内各
所でエッチング量が不均一になる。このため、これらい
ずれの方法も、ＦＥＴの閾値電圧のウエハ面内均一性を
保ちながら閾値電圧を変化させることが難しくかえって
悪化させるという問題点があった。
を所望の厚さに調整するためのエッチングを薬液を用い
て行う方法では、薬液中でウエハを移動する際の薬液の
流れ具合がウエハ各所で異なること、薬液中の試料周囲
部分でのエッチング反応物の拡散具合が薬液の各所で異
なること等の理由から、ウエハ面内各所でのエッチング
量が不均一になる。また、能動層の厚さ調整を反応性ガ
スプラズマを用いて行う方法では、ウエハへのプラズマ
の照射具合がウエハ内各所で異なるため、ウエハ面内各
所でエッチング量が不均一になる。このため、これらい
ずれの方法も、ＦＥＴの閾値電圧のウエハ面内均一性を
保ちながら閾値電圧を変化させることが難しくかえって
悪化させるという問題点があった。
【００１１】この発明はこのような点に鑑みなされたも
のであり従ってこの発明の目的は、半導体基板に半導体
素子形成に用いるため形成した層例えば能動層を当該半
導体素子の所望の特性を得るために所定の厚さにエッチ
ングする際にそのエッチング量を従来より均一に又は精
密に制御出来る半導体素子の製造方法を提供することに
ある。
のであり従ってこの発明の目的は、半導体基板に半導体
素子形成に用いるため形成した層例えば能動層を当該半
導体素子の所望の特性を得るために所定の厚さにエッチ
ングする際にそのエッチング量を従来より均一に又は精
密に制御出来る半導体素子の製造方法を提供することに
ある。
【００１２】
【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、半導体基板に半導体素子形成に
用いるため形成した層を当該半導体素子の所望の特性を
得るために所定の厚さにエッチングすることを、以下の
（ａ）及び（ｂ）の工程を含む工程により行うことを特
徴とする半導体素子の製造方法。
め、この発明によれば、半導体基板に半導体素子形成に
用いるため形成した層を当該半導体素子の所望の特性を
得るために所定の厚さにエッチングすることを、以下の
（ａ）及び（ｂ）の工程を含む工程により行うことを特
徴とする半導体素子の製造方法。
【００１３】（ａ）当該層の形成された半導体基板を加
熱した状態で該半導体基板に波長１８５ｎｍの光及び波
長２５４ｎｍの光を含む紫外線並びに酸素を所定時間接
触させ、前述の層をその表面からエッチングされるべき
厚みまで酸化する工程。
熱した状態で該半導体基板に波長１８５ｎｍの光及び波
長２５４ｎｍの光を含む紫外線並びに酸素を所定時間接
触させ、前述の層をその表面からエッチングされるべき
厚みまで酸化する工程。
【００１４】（ｂ）前述の層の前述の酸化した部分を該
酸化物を選択的に除去するエッチング手段によりエッチ
ングする工程。
酸化物を選択的に除去するエッチング手段によりエッチ
ングする工程。
【００１５】この発明の実施に当たり、前述の半導体素
子をＧａＡｓ電界効果トランジスタとし、半導体素子形
成に用いるため形成した前記層を能動層とし、前述の特
性を該電界効果トランジスタの閾値電圧とし、前述のエ
ッチング手段を純水とするのが好適である。
子をＧａＡｓ電界効果トランジスタとし、半導体素子形
成に用いるため形成した前記層を能動層とし、前述の特
性を該電界効果トランジスタの閾値電圧とし、前述のエ
ッチング手段を純水とするのが好適である。
【００１６】さらにこの発明の実施に当たり、前述の紫
外線の接触は、前述の半導体基板を所定基準例えば１チ
ップ単位、あるいは個々の電界効果トランジスタ単位で
複数の領域に区分けしこれら領域毎にこれら領域毎で定
めた時間前記紫外線を照射することにより行うようにし
ても良い。
外線の接触は、前述の半導体基板を所定基準例えば１チ
ップ単位、あるいは個々の電界効果トランジスタ単位で
複数の領域に区分けしこれら領域毎にこれら領域毎で定
めた時間前記紫外線を照射することにより行うようにし
ても良い。
【００１７】ここで、半導体基板とは、ＧａＡｓ基板、
ＩｎＰ基板、ＧａＰ基板、ＡｌＧａＡｓ基板、ＩｎＧａ
Ａｓ基板等の各種化合物半導体基板、Ｓｉ基板、Ｇｅ基
板等の半導体基板及びこれら基板上にエピタキシャル層
が形成されているもの等をいう。
ＩｎＰ基板、ＧａＰ基板、ＡｌＧａＡｓ基板、ＩｎＧａ
Ａｓ基板等の各種化合物半導体基板、Ｓｉ基板、Ｇｅ基
板等の半導体基板及びこれら基板上にエピタキシャル層
が形成されているもの等をいう。
【００１８】また、半導体基板を加熱する方法としては
、例えば例えばヒータ、ランプ等を用いて加熱する方法
、誘導加熱により加熱する方法等を挙げることが出来る
。
、例えば例えばヒータ、ランプ等を用いて加熱する方法
、誘導加熱により加熱する方法等を挙げることが出来る
。
【００１９】この際の加熱温度は、あまり低いと半導体
素子形成に用いるための層の酸化速度が遅すぎ実用的で
はなくあまり高いと例えば化合物半導体基板の構成元素
の蒸発等の異常現象が生じるので、これらを考慮した適
正値とするのが良い。半導体基板として例えばＧａＡｓ
基板を用いる場合は、１００℃〜３００℃の範囲内の温
度とするのが好適である。この範囲であると、実用的な
速度で当該層を酸化出来かつＧａＡｓ基板からの砒素抜
けを防止出来るからである。
素子形成に用いるための層の酸化速度が遅すぎ実用的で
はなくあまり高いと例えば化合物半導体基板の構成元素
の蒸発等の異常現象が生じるので、これらを考慮した適
正値とするのが良い。半導体基板として例えばＧａＡｓ
基板を用いる場合は、１００℃〜３００℃の範囲内の温
度とするのが好適である。この範囲であると、実用的な
速度で当該層を酸化出来かつＧａＡｓ基板からの砒素抜
けを防止出来るからである。
【００２０】また、波長１８５ｎｍの光及び波長２５４
ｎｍの光を含む紫外線を得る手段としては、例えば、低
圧水銀灯、水銀ランプ、キセノンランプ、エキシマレー
ザなどを挙げることが出来る。
ｎｍの光を含む紫外線を得る手段としては、例えば、低
圧水銀灯、水銀ランプ、キセノンランプ、エキシマレー
ザなどを挙げることが出来る。
【００２１】また、酸素を接触させるとは、大気を接触
させる場合も含む。大気も酸素を含んでいるからである
。しかし、実用的な酸化速度を得るため酸素を積極的に
接触させるのが良い。酸素供給量は設計に応じ決定する
のが良い。
させる場合も含む。大気も酸素を含んでいるからである
。しかし、実用的な酸化速度を得るため酸素を積極的に
接触させるのが良い。酸素供給量は設計に応じ決定する
のが良い。
【００２２】また、半導体素子形成に用いるための層を
その表面からエッチングされるべき厚みまで酸化するた
めの酸化条件は、予め実験を行うことにより求めておけ
ば良く、これにより当該層を所望の厚みに容易に酸化出
来る。
その表面からエッチングされるべき厚みまで酸化するた
めの酸化条件は、予め実験を行うことにより求めておけ
ば良く、これにより当該層を所望の厚みに容易に酸化出
来る。
【００２３】
【作用】この発明によれば、半導体基板に半導体素子形
成に用いるため形成した層（例えば能動層）を当該半導
体素子の所望の特性を得るために所定の厚さにエッチン
グすることを、この層の不要な厚み部分を薬液やエッチ
ングガスにより直接除去するのではなく、不要な厚み部
分を先ず酸化して酸化物としこの酸化物を選択的に除去
することにより行う。当該層をウエハ内各所で均一に酸
化させることは、当該層を薬液やエッチングガスにより
ウエハ内各所で均一な厚さで除去することに比べれば容
易であるので、当該層の厚み調整を従来より制御良く行
うことが出来る。
成に用いるため形成した層（例えば能動層）を当該半導
体素子の所望の特性を得るために所定の厚さにエッチン
グすることを、この層の不要な厚み部分を薬液やエッチ
ングガスにより直接除去するのではなく、不要な厚み部
分を先ず酸化して酸化物としこの酸化物を選択的に除去
することにより行う。当該層をウエハ内各所で均一に酸
化させることは、当該層を薬液やエッチングガスにより
ウエハ内各所で均一な厚さで除去することに比べれば容
易であるので、当該層の厚み調整を従来より制御良く行
うことが出来る。
【００２４】さらに、当該層の不要な厚み部分を酸化さ
せるために、波長１８５ｎｍの光及び波長２５４ｎｍの
光を含む紫外線と熱と酸素とを用いている。当該層を酸
化させる他の方法として例えば陽極酸化法が考えられる
がこの方法は溶液とウエハとの間に電流を流す必要があ
るため半導体基板は導電性のものである必要があり半導
体基板が例えば半絶縁性ＧａＡｓ等のような絶縁性のも
のであると実施出来ない。また、ウエハ面内で電流密度
を均一にすることはむずかしい。これに対し、この発明
は上述の如く熱と光と紫外線とを用いているため、絶縁
性基板に対しても容易に適用可能であり、また、ウエハ
面内各所に酸素及び紫外線を均一に接触させることも容
易である。
せるために、波長１８５ｎｍの光及び波長２５４ｎｍの
光を含む紫外線と熱と酸素とを用いている。当該層を酸
化させる他の方法として例えば陽極酸化法が考えられる
がこの方法は溶液とウエハとの間に電流を流す必要があ
るため半導体基板は導電性のものである必要があり半導
体基板が例えば半絶縁性ＧａＡｓ等のような絶縁性のも
のであると実施出来ない。また、ウエハ面内で電流密度
を均一にすることはむずかしい。これに対し、この発明
は上述の如く熱と光と紫外線とを用いているため、絶縁
性基板に対しても容易に適用可能であり、また、ウエハ
面内各所に酸素及び紫外線を均一に接触させることも容
易である。
【００２５】
【実施例】以下、図面を参照してこの発明の半導体素子
の製造方法の実施例について説明する。なお、この実施
例は、半絶縁性ＧａＡｓ基板にショットキーゲート型の
ＦＥＴを多数有する半導体集積回路（以下、「ＩＣチッ
プ」という。）を多数製造する場合の、各ＦＥＴの能動
層の厚さ調整にこの発明を適用した例である。また、以
下の実施例で述べる膜厚、温度、時間、流量等の数値的
条件及び使用装置等はこの発明の範囲内の例示である。 したがってこの発明がこれら条件にのみ限定されるもの
ではないことは理解されたい。
の製造方法の実施例について説明する。なお、この実施
例は、半絶縁性ＧａＡｓ基板にショットキーゲート型の
ＦＥＴを多数有する半導体集積回路（以下、「ＩＣチッ
プ」という。）を多数製造する場合の、各ＦＥＴの能動
層の厚さ調整にこの発明を適用した例である。また、以
下の実施例で述べる膜厚、温度、時間、流量等の数値的
条件及び使用装置等はこの発明の範囲内の例示である。 したがってこの発明がこれら条件にのみ限定されるもの
ではないことは理解されたい。
【００２６】１．第１実施例
図１（Ａ）〜（Ｃ）、図２は、第１実施例の説明に供す
る要部工程図である。特に、１つのＦＥＴ部分に着目し
てその断面図により示した工程図である。また、図３（
Ａ）及び（Ｂ）は図１（Ａ）に対応する工程における基
板全体の様子を示した平面図及びこの基板中の１個のＩ
Ｃチップを拡大して示した平面図である。いずれの図も
、図７及び図８を用いて説明した構成成分と同様な構成
成分については図７、図８で用いた番号と同一の番号を
付して示してある。
る要部工程図である。特に、１つのＦＥＴ部分に着目し
てその断面図により示した工程図である。また、図３（
Ａ）及び（Ｂ）は図１（Ａ）に対応する工程における基
板全体の様子を示した平面図及びこの基板中の１個のＩ
Ｃチップを拡大して示した平面図である。いずれの図も
、図７及び図８を用いて説明した構成成分と同様な構成
成分については図７、図８で用いた番号と同一の番号を
付して示してある。
【００２７】この第１実施例では、はじめに、図７（Ａ
）〜（Ｃ）及び図８（Ａ）を用いて説明した従来方法と
同様な方法により、半絶縁性ＧａＡｓ基板１１に、ｎ型
ＧａＡｓ層から成る能動層１３ａ、ｎ＋領域１５、素子
間分離領域１７、オーム性電極（ソース・ドレイン電極
）１９をそれぞれ形成する（図１（Ａ））。なお、この
実施例では、能動層１３ａのキャリア密度は３＊１０１
７／ｃｍ３とし、厚さは８３．３ｎｍとしている。また
、オーム性電極１９は、ｎ＋領域１５上にＡｕＧｅ、Ｎ
ｉ及びＡｕの各層を順に形成しこれらを熱処理すること
により形成している。
）〜（Ｃ）及び図８（Ａ）を用いて説明した従来方法と
同様な方法により、半絶縁性ＧａＡｓ基板１１に、ｎ型
ＧａＡｓ層から成る能動層１３ａ、ｎ＋領域１５、素子
間分離領域１７、オーム性電極（ソース・ドレイン電極
）１９をそれぞれ形成する（図１（Ａ））。なお、この
実施例では、能動層１３ａのキャリア密度は３＊１０１
７／ｃｍ３とし、厚さは８３．３ｎｍとしている。また
、オーム性電極１９は、ｎ＋領域１５上にＡｕＧｅ、Ｎ
ｉ及びＡｕの各層を順に形成しこれらを熱処理すること
により形成している。
【００２８】これにより、図３（Ａ）に示すように基板
１１上に多数のＩＣチップの中間体３１が形成される。 すなわち能動層１３ａ及びオーム性電極１９等までの形
成が済んだ多数のＦＥＴを有する各ＩＣチップの中間体
３１が基板１１上に多数形成される。各ＩＣチップの中
間体３１中には、目的とする素子群の他に、図３（Ｂ）
に示すように、テストＦＥＴ３３がそれぞれ形成される
。
１１上に多数のＩＣチップの中間体３１が形成される。 すなわち能動層１３ａ及びオーム性電極１９等までの形
成が済んだ多数のＦＥＴを有する各ＩＣチップの中間体
３１が基板１１上に多数形成される。各ＩＣチップの中
間体３１中には、目的とする素子群の他に、図３（Ｂ）
に示すように、テストＦＥＴ３３がそれぞれ形成される
。
【００２９】次に、各ＩＣチップの中間体のテストＦＥ
Ｔ３３各々の能動層１３ａを流れる電流（Ｉｄｓｏ ）
をオーム性電極１９を介し公知の測定方法により測定す
る。
Ｔ３３各々の能動層１３ａを流れる電流（Ｉｄｓｏ ）
をオーム性電極１９を介し公知の測定方法により測定す
る。
【００３０】次に、各ＩＣチップの中間体のＩｄｓｏ
の平均値を求める。次に、この平均値が、経験的に知る
ことが出来るＩｄｓｏ の目標値よりどれだけ大きいか
を計算する。Ｉｄｓｏ の目標値とは、ＦＥＴの目標の
閾値が得られる厚さの能動層で得られる電流である。Ｉ
ｄｓｏ の目標値に対するずれは、実際は、電流Ｉｄｓ
ｏ と閾値電圧Ｖｔｈとの関係を示す経験曲線を予め実
験的に求めておき（図４参照）、テストＦＥＴを測定し
て求めたＩｄｓｏ をこの経験曲線上にプロットし（例
えば図４中のＰｘ ）、目標値Ｐｏ に対して閾値Ｖｔ
ｈのずれとしてどれだけあるかをこの曲線から求めるこ
とにより行う。また、このＩｄｓｏ の目標値Ｐｏ に
対するずれを補正するための能動層１３ａのエッチング
量ｘ、すなわち目標の閾値が得られるようにするための
能動層１３ａのエッチング量ｘは予め経験的に求めてあ
るデータ（図示せず）より決定する。目標の閾値に対す
るずれが図４（Ａ）に示すように１００ｍＶである場合
は、このデータによれば、能動層１３ａを３ｎｍエッチ
ングする必要がある。
の平均値を求める。次に、この平均値が、経験的に知る
ことが出来るＩｄｓｏ の目標値よりどれだけ大きいか
を計算する。Ｉｄｓｏ の目標値とは、ＦＥＴの目標の
閾値が得られる厚さの能動層で得られる電流である。Ｉ
ｄｓｏ の目標値に対するずれは、実際は、電流Ｉｄｓ
ｏ と閾値電圧Ｖｔｈとの関係を示す経験曲線を予め実
験的に求めておき（図４参照）、テストＦＥＴを測定し
て求めたＩｄｓｏ をこの経験曲線上にプロットし（例
えば図４中のＰｘ ）、目標値Ｐｏ に対して閾値Ｖｔ
ｈのずれとしてどれだけあるかをこの曲線から求めるこ
とにより行う。また、このＩｄｓｏ の目標値Ｐｏ に
対するずれを補正するための能動層１３ａのエッチング
量ｘ、すなわち目標の閾値が得られるようにするための
能動層１３ａのエッチング量ｘは予め経験的に求めてあ
るデータ（図示せず）より決定する。目標の閾値に対す
るずれが図４（Ａ）に示すように１００ｍＶである場合
は、このデータによれば、能動層１３ａを３ｎｍエッチ
ングする必要がある。
【００３１】そこで、この実施例では、このウエハを低
圧水銀灯（３００Ｗの出力のもの）装備の容量が約２ｌ
（リットル）の容器内に設置する。ウエハと低圧水銀灯
との距離はこの実施例の場合５ｃｍとしている。次いで
、ＧａＡｓ基板１１を１００℃に加熱しかつこれに低圧
水銀灯からの光を照射しながら容器内に１０ｌ（リット
ル）／分の割合で酸素を流す。このようにして、波長１
８５ｎｍの光及び波長２５４ｎｍの光を含む紫外線並び
に酸素をＧａＡｓ基板３１に加熱状態で接触させる。 この際、容器内にオゾンが発生していることが確認され
た。なお、酸素及び紫外線が基板に均一に接触するよう
に、基板設置位置、低圧水銀灯設置位置、及び酸素供給
方法を工夫した。
圧水銀灯（３００Ｗの出力のもの）装備の容量が約２ｌ
（リットル）の容器内に設置する。ウエハと低圧水銀灯
との距離はこの実施例の場合５ｃｍとしている。次いで
、ＧａＡｓ基板１１を１００℃に加熱しかつこれに低圧
水銀灯からの光を照射しながら容器内に１０ｌ（リット
ル）／分の割合で酸素を流す。このようにして、波長１
８５ｎｍの光及び波長２５４ｎｍの光を含む紫外線並び
に酸素をＧａＡｓ基板３１に加熱状態で接触させる。 この際、容器内にオゾンが発生していることが確認され
た。なお、酸素及び紫外線が基板に均一に接触するよう
に、基板設置位置、低圧水銀灯設置位置、及び酸素供給
方法を工夫した。
【００３２】このような条件において処理時間（分）と
能動層１３ａの酸化膜厚との関係は、この出願の発明者
の予め行った実験によれば図４（Ａ）のようであるので
、上述の処理（以下、「光酸化処理」と称することもあ
る。）を１分間行う。
能動層１３ａの酸化膜厚との関係は、この出願の発明者
の予め行った実験によれば図４（Ａ）のようであるので
、上述の処理（以下、「光酸化処理」と称することもあ
る。）を１分間行う。
【００３３】この１分間の光酸化処理により、基板１１
の各所の能動層１３ａに平均値が３ｎｍで標準偏差が０
．３ｎｍの酸化膜３５がそれぞれ形成できた（図１（Ｂ
））。
の各所の能動層１３ａに平均値が３ｎｍで標準偏差が０
．３ｎｍの酸化膜３５がそれぞれ形成できた（図１（Ｂ
））。
【００３４】次に、このウエハを超純水浴中に浸漬し超
純水の流量を３ｌ（リットル）／分とした条件で洗浄す
る。ＧａＡｓの酸化膜は純水により除去できるので酸化
膜３５のみを選択的に除去出来る（図１（Ｃ））。
純水の流量を３ｌ（リットル）／分とした条件で洗浄す
る。ＧａＡｓの酸化膜は純水により除去できるので酸化
膜３５のみを選択的に除去出来る（図１（Ｃ））。
【００３５】酸化膜３５を純水により除去した後のウエ
ハの能動層１３ａには膜厚０．９ｎｍの酸化膜が認めら
れた（図示せず）。この酸化膜は自然酸化膜である。膜
厚３ｎｍの酸化膜３５を純水により除去した後に空気中
に露出された能動層が新たに酸化され形成されたものと
考えられる。
ハの能動層１３ａには膜厚０．９ｎｍの酸化膜が認めら
れた（図示せず）。この酸化膜は自然酸化膜である。膜
厚３ｎｍの酸化膜３５を純水により除去した後に空気中
に露出された能動層が新たに酸化され形成されたものと
考えられる。
【００３６】上述の光酸化処理と純水洗浄処理とを２回
ずつ行った後に各ＩＣチップの中間体３１のテストＦＥ
Ｔ３３のＩｄｓｏ をそれぞれ測定しさらにこれらの平
均値を求めてこれと光酸化処理等を行う前のＩｄｓｏ
とを比較したところ、Ｉｄｓｏ は０．１ｍＡ減少して
いることが分った。
ずつ行った後に各ＩＣチップの中間体３１のテストＦＥ
Ｔ３３のＩｄｓｏ をそれぞれ測定しさらにこれらの平
均値を求めてこれと光酸化処理等を行う前のＩｄｓｏ
とを比較したところ、Ｉｄｓｏ は０．１ｍＡ減少して
いることが分った。
【００３７】次に、公知の方法により、能動層１３ａ上
にゲート電極形成する。この実施例では、能動層１３ａ
上にＴｉ（チタン）とＡｌ（アルミニウム）とをこの順
に積層しゲート電極２３としている。
にゲート電極形成する。この実施例では、能動層１３ａ
上にＴｉ（チタン）とＡｌ（アルミニウム）とをこの順
に積層しゲート電極２３としている。
【００３８】その後、各ＩＣチップのテストＦＥＴの閾
値電圧Ｖｔｈをそれぞれ測定したところ、いずれも目標
の−０．６Ｖとなっていることが分った。
値電圧Ｖｔｈをそれぞれ測定したところ、いずれも目標
の−０．６Ｖとなっていることが分った。
【００３９】上述の第１実施例の説明から明らかなよう
に、この発明の方法を能動層の厚み調整に適用した場合
、光酸化処理時間を変えることや、光酸化処理の回数及
び純水洗浄処理の回数を変更することにより能動層１３
ａを任意の厚みだけ然も基板内全域で均一に出来るので
、能動層１３ａの厚みを均一に薄くすることが出来る。 このため、ウエハ面内の各ＩＣチップのＦＥＴの閾値電
圧を一様に所定の値に変化させる得ることが分る。
に、この発明の方法を能動層の厚み調整に適用した場合
、光酸化処理時間を変えることや、光酸化処理の回数及
び純水洗浄処理の回数を変更することにより能動層１３
ａを任意の厚みだけ然も基板内全域で均一に出来るので
、能動層１３ａの厚みを均一に薄くすることが出来る。 このため、ウエハ面内の各ＩＣチップのＦＥＴの閾値電
圧を一様に所定の値に変化させる得ることが分る。
【００４０】２．第２実施例
また、ＧａＡｓ基板１１上に形成された多数のＩＣチッ
プの中間体３１各々のテストＦＥＴ３３（図２（Ａ）及
び（Ｂ）参照）のＩｄｓｏ のバラツキが大きい場合は
、各ＩＣチップの能動層の除去すべき厚みが異なる。こ
の第２実施例は、その場合の処理に好適な例である。
プの中間体３１各々のテストＦＥＴ３３（図２（Ａ）及
び（Ｂ）参照）のＩｄｓｏ のバラツキが大きい場合は
、各ＩＣチップの能動層の除去すべき厚みが異なる。こ
の第２実施例は、その場合の処理に好適な例である。
【００４１】図５（Ａ）及び（Ｂ）は、このような場合
の処理の実施に用いて好適な装置の説明図である。特に
、図５（Ａ）はウエハ主面上方からこの装置を見て示し
た概略的な平面図、図５（Ｂ）は図５（Ａ）のＱ−Ｑ線
に沿ってこの装置を切って示した断面図である。
の処理の実施に用いて好適な装置の説明図である。特に
、図５（Ａ）はウエハ主面上方からこの装置を見て示し
た概略的な平面図、図５（Ｂ）は図５（Ａ）のＱ−Ｑ線
に沿ってこの装置を切って示した断面図である。
【００４２】この装置は、ＩＣチップの面積と同程度の
面積の光透過窓５１ａを有しそれ以外の部分をクロム膜
５１ｂで覆って構成してある石英マスク５１と、基板１
１を載置するステージであって基板１１をその任意のＩ
Ｃチップ部分が上記光透過窓５１ａ下に位置するように
移動させるための可動ステージ５３と、基板１１を加熱
するための加熱手段５５と、基板１１表面に酸素を供給
するため酸素ボンベ（図示せず）に接続されているノズ
ル５７と、低圧水銀灯（図示せず）とから成っている。 加熱手段５５は、例えばヒータで構成出来る。ノズル５
７は基板１１表面に酸素を均一に供給できるようにする
ために基板１１に対し同心円な構造となっている。なお
、基板１１は固定しておき石英基板５１側に可動ステー
ジを設け石英基板５１をその光透過窓５１ａが基板１１
の各ＩＣチップの位置に合うように移動させる構成とし
てももちろん良い。
面積の光透過窓５１ａを有しそれ以外の部分をクロム膜
５１ｂで覆って構成してある石英マスク５１と、基板１
１を載置するステージであって基板１１をその任意のＩ
Ｃチップ部分が上記光透過窓５１ａ下に位置するように
移動させるための可動ステージ５３と、基板１１を加熱
するための加熱手段５５と、基板１１表面に酸素を供給
するため酸素ボンベ（図示せず）に接続されているノズ
ル５７と、低圧水銀灯（図示せず）とから成っている。 加熱手段５５は、例えばヒータで構成出来る。ノズル５
７は基板１１表面に酸素を均一に供給できるようにする
ために基板１１に対し同心円な構造となっている。なお
、基板１１は固定しておき石英基板５１側に可動ステー
ジを設け石英基板５１をその光透過窓５１ａが基板１１
の各ＩＣチップの位置に合うように移動させる構成とし
てももちろん良い。
【００４３】この第２実施例では、まず、ＧａＡｓ基板
１１上に形成された多数のＩＣチップの中間体３１各々
のテストＦＥＴ３３のＩｄｓｏ を第１実施例と同様に
測定する。その後、そのＩｄｓｏ から第１実施例と同
様な手順で所望の閾値電圧が得られる厚みの能動層を得
るためのエッチング量を各ＩＣチップの中間体毎に決定
する。
１１上に形成された多数のＩＣチップの中間体３１各々
のテストＦＥＴ３３のＩｄｓｏ を第１実施例と同様に
測定する。その後、そのＩｄｓｏ から第１実施例と同
様な手順で所望の閾値電圧が得られる厚みの能動層を得
るためのエッチング量を各ＩＣチップの中間体毎に決定
する。
【００４４】次に、このウエハを図５の装置の可動ステ
ージ５３に置く。そして、光透過窓に５１ａ下にあるＩ
Ｃチップの中間体に対し低圧水銀灯からの紫外線を照射
しこのＩＣチップの中間体部分上にだけ高濃度のオゾン
を発生させこの部分だけ光酸化処理を行う。紫外線照射
時間は、このＩＣチップの中間体の能動層に所定の膜厚
の酸化膜が形成出来る時間とする。
ージ５３に置く。そして、光透過窓に５１ａ下にあるＩ
Ｃチップの中間体に対し低圧水銀灯からの紫外線を照射
しこのＩＣチップの中間体部分上にだけ高濃度のオゾン
を発生させこの部分だけ光酸化処理を行う。紫外線照射
時間は、このＩＣチップの中間体の能動層に所定の膜厚
の酸化膜が形成出来る時間とする。
【００４５】ウエハ面内の各ＩＣチップの中間体それぞ
れについて上記光酸化処理を各ＩＣチップの中間体毎の
条件で順に行う。
れについて上記光酸化処理を各ＩＣチップの中間体毎の
条件で順に行う。
【００４６】この光酸化処理によれば、ウエハ面内の各
ＩＣチップの中間体の能動層各々はそれぞれ所定の膜厚
に酸化される。
ＩＣチップの中間体の能動層各々はそれぞれ所定の膜厚
に酸化される。
【００４７】その後、装置からこのウエハを取り出して
第１実施例同様に純水による洗浄を行う。
第１実施例同様に純水による洗浄を行う。
【００４８】この洗浄によりウエハ面内の各ＩＣチップ
の中間体の能動層各々は必要な厚み除去され一定のＩｄ
ｓｏ が得られる厚みになる。このため、各ＩＣチップ
のＦＥＴの閾値電圧を均一化出来る。
の中間体の能動層各々は必要な厚み除去され一定のＩｄ
ｓｏ が得られる厚みになる。このため、各ＩＣチップ
のＦＥＴの閾値電圧を均一化出来る。
【００４９】上述の第２実施例ではウエハ内の各ＩＣチ
ップの閾値電圧を均一なものにする場合の例であった。 しかし、この第２実施例において各ＩＣチップの中間体
の能動層の厚みが各ＩＣチップ全部でまたは一部で異な
る所定の厚みとなるように光酸化処理及び洗浄処理を行
っても良い。このようにすることにより、ウエハ内の各
ＩＣチップの閾値電圧を意図的に異ならせることも可能
になる。
ップの閾値電圧を均一なものにする場合の例であった。 しかし、この第２実施例において各ＩＣチップの中間体
の能動層の厚みが各ＩＣチップ全部でまたは一部で異な
る所定の厚みとなるように光酸化処理及び洗浄処理を行
っても良い。このようにすることにより、ウエハ内の各
ＩＣチップの閾値電圧を意図的に異ならせることも可能
になる。
【００５０】上述においては、この発明の半導体素子の
製造方法の実施例について説明したが、この発明はこれ
ら実施例のみに限定されるものではなく以下に説明する
ような種々の変更を加えることが出来る。
製造方法の実施例について説明したが、この発明はこれ
ら実施例のみに限定されるものではなく以下に説明する
ような種々の変更を加えることが出来る。
【００５１】例えば、上述の各実施例では、能動層１３
ａの全域と、ｎ＋領域１５のオーム電極１９で覆われて
いない部分とを光酸化処理により酸化させていた（図１
（Ｂ）参照）。しかし、能動層１３ａのゲート電極形成
予定部分のみを不要厚み分だけ光酸化処理しこれを純水
洗浄により除去してももちろん良い。その場合の光酸化
処理は、図６に示すように能動層１３ａのゲート電極形
成予定領域以外の領域をフォトレジスト４１で覆った状
態で行なえば良い。
ａの全域と、ｎ＋領域１５のオーム電極１９で覆われて
いない部分とを光酸化処理により酸化させていた（図１
（Ｂ）参照）。しかし、能動層１３ａのゲート電極形成
予定部分のみを不要厚み分だけ光酸化処理しこれを純水
洗浄により除去してももちろん良い。その場合の光酸化
処理は、図６に示すように能動層１３ａのゲート電極形
成予定領域以外の領域をフォトレジスト４１で覆った状
態で行なえば良い。
【００５２】また、上述の各実施例はこの発明をＧａＡ
ｓショットキーゲート型ＦＥＴの能動層の厚さ調整に適
用した例であったが、この発明の適用範囲はこれに限ら
れない。例えば接合型ＦＥＴまたは絶縁ゲート型ＦＥＴ
のの能動層の厚さ調整各々にも利用出来る。さらに、Ｆ
ＥＴの能動層の厚さ調整のみに限られず、半導体基板に
半導体素子形成に用いるため形成した種々の層例えばゲ
ート絶縁膜、ソース・ドレイン領域等、さらに半導体抵
抗素子、ダイオード、バイポーラトランジスタ等の半導
体層の厚さを当該半導体素子の所望の特性を得るために
所定の厚さにエッチングする場合にも広く適用出来る。
ｓショットキーゲート型ＦＥＴの能動層の厚さ調整に適
用した例であったが、この発明の適用範囲はこれに限ら
れない。例えば接合型ＦＥＴまたは絶縁ゲート型ＦＥＴ
のの能動層の厚さ調整各々にも利用出来る。さらに、Ｆ
ＥＴの能動層の厚さ調整のみに限られず、半導体基板に
半導体素子形成に用いるため形成した種々の層例えばゲ
ート絶縁膜、ソース・ドレイン領域等、さらに半導体抵
抗素子、ダイオード、バイポーラトランジスタ等の半導
体層の厚さを当該半導体素子の所望の特性を得るために
所定の厚さにエッチングする場合にも広く適用出来る。
【００５３】また、この発明の適用可能な材料は、Ｇａ
Ａｓに限られない。ＩｎＰ、ＧａＰ、ＡｌＧａＡｓ、Ｉ
ｎＧａＡｓ等の他の化合物半導体、ＳｉやＧｅ等の単元
素半導体に対しても適用出来る。これらも、光酸化処理
が可能であり、かつ、酸化された部分を純水又は薬品に
より選択的に除去することが可能だからである。さらに
、ＳｉＣ、ボロンナイトライド、タンタルナイトライド
等の材料に対しての適用も期待出来る。
Ａｓに限られない。ＩｎＰ、ＧａＰ、ＡｌＧａＡｓ、Ｉ
ｎＧａＡｓ等の他の化合物半導体、ＳｉやＧｅ等の単元
素半導体に対しても適用出来る。これらも、光酸化処理
が可能であり、かつ、酸化された部分を純水又は薬品に
より選択的に除去することが可能だからである。さらに
、ＳｉＣ、ボロンナイトライド、タンタルナイトライド
等の材料に対しての適用も期待出来る。
【００５４】
【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体素子の製造方法によれば、半導体基板に
半導体素子形成に用いるため形成した層（例えば能動層
）を当該半導体素子の所望の特性を得るために所定の厚
さにエッチングする場合に、まずこの層の不要な厚み部
分を紫外線、酸素及び熱により酸化して酸化物とし、次
にこの酸化物を選択的に除去して結果的にこの層を所望
の厚みとする。
の発明の半導体素子の製造方法によれば、半導体基板に
半導体素子形成に用いるため形成した層（例えば能動層
）を当該半導体素子の所望の特性を得るために所定の厚
さにエッチングする場合に、まずこの層の不要な厚み部
分を紫外線、酸素及び熱により酸化して酸化物とし、次
にこの酸化物を選択的に除去して結果的にこの層を所望
の厚みとする。
【００５５】紫外線、酸素及び熱を用いてウエハ面内の
各所の能動層を酸化させた場合その酸化膜の膜厚均一性
は優れるので、この酸化膜を除去した場合は能動層等を
薬液やエッチングガスにより除去する場合に比べウエハ
内各所で均一な厚さで能動層を除去出来る。また、紫外
線、酸素及び熱を用いての酸化によれば、ウエハ面内の
各所の能動層をそれぞれ独立に別々の厚さに酸化するこ
とも出来る。
各所の能動層を酸化させた場合その酸化膜の膜厚均一性
は優れるので、この酸化膜を除去した場合は能動層等を
薬液やエッチングガスにより除去する場合に比べウエハ
内各所で均一な厚さで能動層を除去出来る。また、紫外
線、酸素及び熱を用いての酸化によれば、ウエハ面内の
各所の能動層をそれぞれ独立に別々の厚さに酸化するこ
とも出来る。
【００５６】このため、例えばウエハ面内の各ＩＣチッ
プのＦＥＴの閾値電圧を均一に変化させたり、または、
ウエハ内の各ＩＣチップ毎で異なる任意の値に変化させ
ることが出来る。従って、一枚のウエハ上に同様な特性
のＩＣチップを再現性良く、または、いくつかの規格に
合せた多種類のＩＣチップ再現性良く製造することが出
来る。
プのＦＥＴの閾値電圧を均一に変化させたり、または、
ウエハ内の各ＩＣチップ毎で異なる任意の値に変化させ
ることが出来る。従って、一枚のウエハ上に同様な特性
のＩＣチップを再現性良く、または、いくつかの規格に
合せた多種類のＩＣチップ再現性良く製造することが出
来る。
【図１】（Ａ）〜（Ｃ）は、この発明の実施例の説明に
供する要部工程図であり、光酸化処理及び酸化物の選択
的な除去工程を主に示した工程図である。
供する要部工程図であり、光酸化処理及び酸化物の選択
的な除去工程を主に示した工程図である。
【図２】この発明の実施例の説明に供する図１に続く工
程図である。
程図である。
【図３】（Ａ）及び（Ｂ）は、この発明の実施例の説明
に供する図であり、ウエハとＩＣチップとテストＦＥＴ
との関係を示した図である。
に供する図であり、ウエハとＩＣチップとテストＦＥＴ
との関係を示した図である。
【図４】（Ａ）及び（Ｂ）はこの発明の実施例の説明に
供する図であり、（Ａ）はゲート電極形成前のドレイン
−ソース間を流れる電流Ｉｄｓｏ とこれを素子化した
場合の閾値電圧Ｖｔｈとの関係を示した図、（Ｂ）は実
施例の光酸化処理条件における処理時間とこれにより形
成される酸化膜の膜厚との関係を示した図である。
供する図であり、（Ａ）はゲート電極形成前のドレイン
−ソース間を流れる電流Ｉｄｓｏ とこれを素子化した
場合の閾値電圧Ｖｔｈとの関係を示した図、（Ｂ）は実
施例の光酸化処理条件における処理時間とこれにより形
成される酸化膜の膜厚との関係を示した図である。
【図５】（Ａ）及び（Ｂ）は、第２実施例の説明に供す
る図であり、ウエハの各所を部分的に光酸化処理する際
に用いて好適な装置説明に供する図である。
る図であり、ウエハの各所を部分的に光酸化処理する際
に用いて好適な装置説明に供する図である。
【図６】変形例の説明に供する図であり、能動層の一部
を光酸化処理する例の説明に供する図である。
を光酸化処理する例の説明に供する図である。
【図７】（Ａ）〜（Ｃ）は、従来技術の説明に供する工
程図である。
程図である。
【図８】（Ａ）〜（Ｃ）は、従来技術の説明に供する図
７に続く工程図である。
７に続く工程図である。
１１：半導体基板（例えば半絶縁性ＧａＡｓ基板）１３
ａ：半導体素子形成に用いる層（例えば能動層）１５：
ｎ＋領域 １７：素子間分離領域 １９：オーム性電極 ２３：ゲート電極 ３５：半導体素子形成に用いる層の光酸化処理で酸化し
た部分 ３１：ＩＣチップの中間体 ３３：テストＦＥＴ ４１：フォトレジスト ５１：石英マスク ５１ａ：光透過窓 ５１ｂ：クロム膜 ５３：可動ステージ ５５：加熱手段 ５７：酸素供給用ノズル
ａ：半導体素子形成に用いる層（例えば能動層）１５：
ｎ＋領域 １７：素子間分離領域 １９：オーム性電極 ２３：ゲート電極 ３５：半導体素子形成に用いる層の光酸化処理で酸化し
た部分 ３１：ＩＣチップの中間体 ３３：テストＦＥＴ ４１：フォトレジスト ５１：石英マスク ５１ａ：光透過窓 ５１ｂ：クロム膜 ５３：可動ステージ ５５：加熱手段 ５７：酸素供給用ノズル
Claims (4)
- 【請求項１】 半導体基板に半導体素子形成に用いる
ため形成した層を当該半導体素子の所望の特性を得るた
めに所定の厚さにエッチングすることを、以下の（ａ）
及び（ｂ）の工程を含む工程により行うことを特徴とす
る半導体素子の製造方法。 （ａ）当該層の形成された半導体基板を加熱した状態で
該半導体基板に波長１８５ｎｍの光及び波長２５４ｎｍ
の光を含む紫外線並びに酸素を所定時間接触させ、前記
層をその表面からエッチングされるべき厚みまで酸化す
る工程。 （ｂ）前記層の前記酸化した部分を該酸化物を選択的に
除去するエッチング手段によりエッチングする工程。 - 【請求項２】 請求項１に記載の半導体素子の製造方
法において、前記半導体素子をＧａＡｓ半導体素子とし
たことを特徴とする半導体素子の製造方法。 - 【請求項３】 請求項１又は２に記載の半導体素子の
製造方法において、前記半導体素子をＧａＡｓ電界効果
トランジスタとし、半導体素子形成に用いるため形成し
た前記層を能動層とし、前記特性を該電界効果トランジ
スタの閾値電圧とし、前記エッチング手段を純水とした
ことを特徴とする半導体素子の製造方法。 - 【請求項４】 請求項１に記載の半導体素子の製造方
法において、前記紫外線の接触は、前記半導体基板を所
定基準で複数の領域に区分けしこれら領域毎にこれら領
域毎で定めた時間前記紫外線を照射することにより行う
ことを特徴とする半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3065823A JPH04302148A (ja) | 1991-03-29 | 1991-03-29 | 半導体素子の製造方法 |
| EP19920105327 EP0506097A3 (en) | 1991-03-29 | 1992-03-27 | Method of manufacturing a semiconductor device having a layer with a controlled thickness |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3065823A JPH04302148A (ja) | 1991-03-29 | 1991-03-29 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302148A true JPH04302148A (ja) | 1992-10-26 |
Family
ID=13298134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3065823A Withdrawn JPH04302148A (ja) | 1991-03-29 | 1991-03-29 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0506097A3 (ja) |
| JP (1) | JPH04302148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024101144A1 (ja) * | 2022-11-07 | 2024-05-16 | 東京エレクトロン株式会社 | 基板処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19842709A1 (de) * | 1998-09-17 | 2000-03-30 | Siemens Ag | Polierflüssigkeit zum Polieren von Bauelementen, vorzugsweise Wafern, insbesondere zum Chemisch-Mechanischen Polieren derartiger Bauelemente |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4108738A (en) * | 1977-02-18 | 1978-08-22 | Bell Telephone Laboratories, Incorporated | Method for forming contacts to semiconductor devices |
| FR2635915B1 (fr) * | 1988-08-30 | 1992-04-30 | Loualiche Slimane | Procede de fabrication d'une couche mince d'oxyde par voie seche sur un materiau iii-v, couche d'oxyde obtenue par ce procede et application a une diode schottky |
-
1991
- 1991-03-29 JP JP3065823A patent/JPH04302148A/ja not_active Withdrawn
-
1992
- 1992-03-27 EP EP19920105327 patent/EP0506097A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024101144A1 (ja) * | 2022-11-07 | 2024-05-16 | 東京エレクトロン株式会社 | 基板処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0506097A3 (en) | 1993-01-13 |
| EP0506097A2 (en) | 1992-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |