JPS62265769A - 電界効果トランジスタのスレツシヨルド電圧を調節する方法 - Google Patents
電界効果トランジスタのスレツシヨルド電圧を調節する方法Info
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- JPS62265769A JPS62265769A JP62082193A JP8219387A JPS62265769A JP S62265769 A JPS62265769 A JP S62265769A JP 62082193 A JP62082193 A JP 62082193A JP 8219387 A JP8219387 A JP 8219387A JP S62265769 A JPS62265769 A JP S62265769A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の背景］
この発明は、Ｉｆｆ−Ｖ化合物゛１１導体の革な・）た
ウェハ上または異なった製造ロットにＪ５いて作成され
た夾ｚ２の電界効果トランジスタ（Ｆ ＩＥ Ｔ ）間
に１−３ける均一なスレッショルド１圧を確実にするた
めの技術に関するものである。
ウェハ上または異なった製造ロットにＪ５いて作成され
た夾ｚ２の電界効果トランジスタ（Ｆ ＩＥ Ｔ ）間
に１−３ける均一なスレッショルド１圧を確実にするた
めの技術に関するものである。
■−ｖ化合物集積回路技術は急速に成熟しており、大）
ＪＡ漠（ＬＳＩ）集積回路、ギガビットクロック速度、
およびシリコンベースの回路よりづれた放射線耐性を実
現している。この進歩したディジタル回路技術は■−■
材料のユニークな高い電子の易動度と半導特性に基づい
ている。しかしながら、高品質の■−ｖ集積回路の大奥
生産の能力は、許容しＩＩ：４る製造回路デザイン法則
、製造アプローチ、およびプロセスゐり御の発展に依存
する。
ＪＡ漠（ＬＳＩ）集積回路、ギガビットクロック速度、
およびシリコンベースの回路よりづれた放射線耐性を実
現している。この進歩したディジタル回路技術は■−■
材料のユニークな高い電子の易動度と半導特性に基づい
ている。しかしながら、高品質の■−ｖ集積回路の大奥
生産の能力は、許容しＩＩ：４る製造回路デザイン法則
、製造アプローチ、およびプロセスゐり御の発展に依存
する。
ＬＳＩおよびＶＬＳＩ（超大規模）集積回路において、
Ｆ［Ｔスレッショルド電圧の均一性と再現性は、その製
造と動作の成功にとって重要である。（の製造環境にお
いて、スレッショルド電圧はデプリシヨンモード（通常
オン）デバイス間において約１００ ｍＶ以上変化して
はならない。王の要件はエンハンスメントモード〈通常
オフ）ロジックに関してはさらに厳しく、スレッショル
ド電圧の変動はウェハ間において５０ｍＶを越えてはな
らない。電界効果トランジスタのスレッショルド電圧は
イオン注入と焼鈍によって生じる不純物プロファイルに
よって制御される。その注入のエネルギとドースを変え
れば、そのドナープロファイルの分布と大きざが変わり
、すなわちＦＥＴのスレッショルド電圧が変する。用い
られる出発材料と先行技術によるプロセスとにおける変
動にＪ：ッて、ＧｎＡＳ（ガリウム砒素）ＦＥＴスレッ
ショルド電圧のウェハ間における変動はしばしば許容限
度を越え、デバイスの歩留りの減少と高い製造コストの
結果とｆｚる。
Ｆ［Ｔスレッショルド電圧の均一性と再現性は、その製
造と動作の成功にとって重要である。（の製造環境にお
いて、スレッショルド電圧はデプリシヨンモード（通常
オン）デバイス間において約１００ ｍＶ以上変化して
はならない。王の要件はエンハンスメントモード〈通常
オフ）ロジックに関してはさらに厳しく、スレッショル
ド電圧の変動はウェハ間において５０ｍＶを越えてはな
らない。電界効果トランジスタのスレッショルド電圧は
イオン注入と焼鈍によって生じる不純物プロファイルに
よって制御される。その注入のエネルギとドースを変え
れば、そのドナープロファイルの分布と大きざが変わり
、すなわちＦＥＴのスレッショルド電圧が変する。用い
られる出発材料と先行技術によるプロセスとにおける変
動にＪ：ッて、ＧｎＡＳ（ガリウム砒素）ＦＥＴスレッ
ショルド電圧のウェハ間における変動はしばしば許容限
度を越え、デバイスの歩留りの減少と高い製造コストの
結果とｆｚる。
スレッシ１ルド電圧を調節けるために先行技術において
用いられてきた最も通常の方法９よ、窪んだゲートのデ
バイスを５＋７５Ｎすることである。このアプローチに
おいて、Ｉｆｆ−Ｖウェハ表面はゲートのメタライビー
ジョンに先立ってＦＥＴのチャンネル領域がエッチされ
る。イのエッチされた材ｒ１における電荷キャリアの除
去はスレッショルド電圧をシフトさせる。そのＦＥＴの
ドレイン・ソース電流は、適切なスレッショルド電圧に
到ｉ２ Ｌ／た点を検知するために、エツチングプロセ
スの間モニタされる。この方法はエンハンスメントモー
ドデバイスの製造においても用いられてきた。しかしな
がら、そのエツチング方法は時間がかかるものであり、
製造環境に適したものではない。さらに、この方法は十
分に制御可能なものではな（、特に、その窪みを形成す
るためにウェブ［−化学エッチが用いられる場合には制
御が難しい。
用いられてきた最も通常の方法９よ、窪んだゲートのデ
バイスを５＋７５Ｎすることである。このアプローチに
おいて、Ｉｆｆ−Ｖウェハ表面はゲートのメタライビー
ジョンに先立ってＦＥＴのチャンネル領域がエッチされ
る。イのエッチされた材ｒ１における電荷キャリアの除
去はスレッショルド電圧をシフトさせる。そのＦＥＴの
ドレイン・ソース電流は、適切なスレッショルド電圧に
到ｉ２ Ｌ／た点を検知するために、エツチングプロセ
スの間モニタされる。この方法はエンハンスメントモー
ドデバイスの製造においても用いられてきた。しかしな
がら、そのエツチング方法は時間がかかるものであり、
製造環境に適したものではない。さらに、この方法は十
分に制御可能なものではな（、特に、その窪みを形成す
るためにウェブ［−化学エッチが用いられる場合には制
御が難しい。
［発明の１！！！１
本発明は、■−■化合物半導体ウェハ上に製造された電
界効果トランジスタのスレッショルド電圧を８！１節す
る方法を提供する。その方法は、トランジスタのスレッ
ショルド電圧を測定するステップと、トランジスタのチ
ャンネルに選択的なダメージを与えるためにイオンビー
ムをウェハに照射し、（れによってスレッショルド電圧
を或る１反の値にシフトさせるステップと、そしてイオ
ンビーム注入の強度と持続時間によって決定される所定
の最適の直にスレッショルド電圧が安定化されるのに適
した温度と時間でウェハを焼鈍するステップを含む。
界効果トランジスタのスレッショルド電圧を８！１節す
る方法を提供する。その方法は、トランジスタのスレッ
ショルド電圧を測定するステップと、トランジスタのチ
ャンネルに選択的なダメージを与えるためにイオンビー
ムをウェハに照射し、（れによってスレッショルド電圧
を或る１反の値にシフトさせるステップと、そしてイオ
ンビーム注入の強度と持続時間によって決定される所定
の最適の直にスレッショルド電圧が安定化されるのに適
した温度と時間でウェハを焼鈍するステップを含む。
より特定的な実施例においては、■−■化合物半導体ウ
ェハはＧａ ＡＳであってもよい。イオンビーム【ユ、
約３２０ＫｅＶに加速された約１０１１〜１０”陽子／
Ｃｍ’の濃度の陽子として与えられてもよい。ウェハは
約１００℃〜３００℃の温度で焼鈍されてもよい、、焼
鈍時間は３００℃において約半時間である。
ェハはＧａ ＡＳであってもよい。イオンビーム【ユ、
約３２０ＫｅＶに加速された約１０１１〜１０”陽子／
Ｃｍ’の濃度の陽子として与えられてもよい。ウェハは
約１００℃〜３００℃の温度で焼鈍されてもよい、、焼
鈍時間は３００℃において約半時間である。
さらに、電界ダｌ宋１〜ランジスク（まデブリシ］ンモ
ードまたはエンハンスメン１−Ｕ−ドの電界効果トラン
ジスタであってもよい。ざらに、電界効果トランジスタ
は初めにデブリション七−ド雷界効果トランジスタであ
ってもよいが、照射されるでオンど−ムの強度と持続時
間（ユそれらのＩ−ランジスタをエンハンスメントモー
ドトランジスタに変換するのに十分なものにされてもよ
い。
ードまたはエンハンスメン１−Ｕ−ドの電界効果トラン
ジスタであってもよい。ざらに、電界効果トランジスタ
は初めにデブリション七−ド雷界効果トランジスタであ
ってもよいが、照射されるでオンど−ムの強度と持続時
間（ユそれらのＩ−ランジスタをエンハンスメントモー
ドトランジスタに変換するのに十分なものにされてもよ
い。
［実ＦＡ例の説明］
この発明の著しい特徴は、■−■化合物電’！７２’Ｊ
果トランジスタのヂｉノンネルに選択的なダメージをう
えるようにイオンビーム注入を用い、それによってトラ
ンジスタのスレッショルド電圧におけるΔ１梓されたシ
フ１〜を実現することである。イフィン注入によって導
入されたダメージは高温（１００℃〜３００℃）におい
て静的に留まっていないであろうから、スレッショルド
電圧はそれに続いて比較的低い温度でトランジスタを焼
鈍することによって安定化される。
果トランジスタのヂｉノンネルに選択的なダメージをう
えるようにイオンビーム注入を用い、それによってトラ
ンジスタのスレッショルド電圧におけるΔ１梓されたシ
フ１〜を実現することである。イフィン注入によって導
入されたダメージは高温（１００℃〜３００℃）におい
て静的に留まっていないであろうから、スレッショルド
電圧はそれに続いて比較的低い温度でトランジスタを焼
鈍することによって安定化される。
Ｇａ Ａｓ半導体基板上に電界効果トランジスタを形成
する従来のプロセスをこの発明の技術によって修正され
たものが第１図ないし第７図において図解されている。
する従来のプロセスをこの発明の技術によって修正され
たものが第１図ないし第７図において図解されている。
そのプロセスは単一のトランジスタについて図解されて
いるが、ウェハの１つの製造ロットにおける各ウェハ上
の多数のトランジスタを同時に処理する製造環境にも適
用し１９ることを当業者は理解しよう。そのプロセスは
ＱａＡｓ半導体ウェハ基板１０から始まり、それは第１
図において断面図で示されている。３ｉ３Ｎ＋の絶縁Ｆ
３１２がウェハの表面上に形成される。フＡトレジスト
の第１のマスク層１４を形成しかつＦＥＴのチャンネル
領域上のフォトレジスト層を除去するために、フォトリ
ソゲラフィック技術が用いられる。矢印１６で示された
ｎ−イオン注入は草根１０内のチャンネル領域を規定す
るために行なわれる。
いるが、ウェハの１つの製造ロットにおける各ウェハ上
の多数のトランジスタを同時に処理する製造環境にも適
用し１９ることを当業者は理解しよう。そのプロセスは
ＱａＡｓ半導体ウェハ基板１０から始まり、それは第１
図において断面図で示されている。３ｉ３Ｎ＋の絶縁Ｆ
３１２がウェハの表面上に形成される。フＡトレジスト
の第１のマスク層１４を形成しかつＦＥＴのチャンネル
領域上のフォトレジスト層を除去するために、フォトリ
ソゲラフィック技術が用いられる。矢印１６で示された
ｎ−イオン注入は草根１０内のチャンネル領域を規定す
るために行なわれる。
第２図に示されているように、次にフオ！・レジストの
第２のマスク層１８を形成するためにフィトリソゲラフ
ィック技術が用いられる。第２のマスクを介するｎ−注
入は、ＦＥＴのソース２０゜ゲート２２．およびドレイ
ン２４の領域を現定づる。第３図に図解されているよう
に、第２のマスク層が除去され、多重層のｙ、電体のオ
ーバコ−１−２６が形成され、そして、そのデバイスは
ＦＥＴを活性化するためにユ温（通常は８００”Ｃ以上
）で焼鈍される。その高温焼鈍前のデバイスのスレッシ
ョルド電圧は不確定である。なぎならば、（のときデバ
イス内に導電電子が存在しないからである。先のイオン
注入とともにその高温焼鈍ステップはデバイス内の活性
５？ｌ！Ｉｌｌを形成する。その注入ドー又は、同様な
先のデバイスにおける経験による試行！ｉｉ誤によって
決定される。高温焼鈍のｔＵに１！？られるスレッショ
ルド電圧の再現性は日々による注入装置の再現性、出発
材料における変動。
第２のマスク層１８を形成するためにフィトリソゲラフ
ィック技術が用いられる。第２のマスクを介するｎ−注
入は、ＦＥＴのソース２０゜ゲート２２．およびドレイ
ン２４の領域を現定づる。第３図に図解されているよう
に、第２のマスク層が除去され、多重層のｙ、電体のオ
ーバコ−１−２６が形成され、そして、そのデバイスは
ＦＥＴを活性化するためにユ温（通常は８００”Ｃ以上
）で焼鈍される。その高温焼鈍前のデバイスのスレッシ
ョルド電圧は不確定である。なぎならば、（のときデバ
イス内に導電電子が存在しないからである。先のイオン
注入とともにその高温焼鈍ステップはデバイス内の活性
５？ｌ！Ｉｌｌを形成する。その注入ドー又は、同様な
先のデバイスにおける経験による試行！ｉｉ誤によって
決定される。高温焼鈍のｔＵに１！？られるスレッショ
ルド電圧の再現性は日々による注入装置の再現性、出発
材料における変動。
そのプロセスにおいて導入される汚染、およびその他の
微妙な影響に依存する。その結果、通常、スレッショル
ド電圧はプロセスのこの時点においてウェハごとにまた
はロットごとにかなり変動する。さらに、スレッショル
ド電圧は、初めの高温焼鈍ステップに続く導電性の測定
によって推定することができるが、その高温焼鈍の後に
直接測定することができない。正確な測定は完成された
デバイスについてのみ行ない得る。
微妙な影響に依存する。その結果、通常、スレッショル
ド電圧はプロセスのこの時点においてウェハごとにまた
はロットごとにかなり変動する。さらに、スレッショル
ド電圧は、初めの高温焼鈍ステップに続く導電性の測定
によって推定することができるが、その高温焼鈍の後に
直接測定することができない。正確な測定は完成された
デバイスについてのみ行ない得る。
第４図に描かれているステップにおいて、誘電体層２６
内に窓を聞けるためにざらにフォトリソグラフィが用い
られ、ＡｕＧｅ／Ｎｉのオーミックメタルコンタクト２
８と３０がＦＥＴのソースとドレイン上に形成される。
内に窓を聞けるためにざらにフォトリソグラフィが用い
られ、ＡｕＧｅ／Ｎｉのオーミックメタルコンタクト２
８と３０がＦＥＴのソースとドレイン上に形成される。
そのメタルは従来のフォトリソグラフィック除去技術に
よってパターン化され、合金化プロセスによってコンタ
クトが形成される。第５図に示されているように、Ｔ１
／Ｐｔ ／Ａｕのショク１〜キーメタルゲートコンタク
ト３２が次にＦＥＴのゲート２２上に形成され、除去プ
ロセスによってパターン化される。スレッショルド電圧
は、この時点において選択されたテストＦＥＴに関して
測定され得る。
よってパターン化され、合金化プロセスによってコンタ
クトが形成される。第５図に示されているように、Ｔ１
／Ｐｔ ／Ａｕのショク１〜キーメタルゲートコンタク
ト３２が次にＦＥＴのゲート２２上に形成され、除去プ
ロセスによってパターン化される。スレッショルド電圧
は、この時点において選択されたテストＦＥＴに関して
測定され得る。
絶縁体層３４が、第６図に描かれているように形成され
る。その絶縁体層は次に適切な領域において除去され、
Ｔｉ／△１１の第２メタライＵ−シコン層３Ｇが形成さ
れる。もう１つのフォトリソグラフィックマスクが付与
され、相互接続とコンタクトを規定するために、第２の
メタル層が選択的に除去される。
る。その絶縁体層は次に適切な領域において除去され、
Ｔｉ／△１１の第２メタライＵ−シコン層３Ｇが形成さ
れる。もう１つのフォトリソグラフィックマスクが付与
され、相互接続とコンタクトを規定するために、第２の
メタル層が選択的に除去される。
第５図に示されたシコットキーメタルの形成に続くプロ
セスにおける任意の時点において、従来の’ＦＪ迄スデ
ステップ発明の付加的なプロレススアップによって修正
され、それによって、ＦＥＴのスレッショルド電圧が所
定の最適１直に調節され４５７る。本発明のプロセスに
おいて、まずＦＥＴのスレッショルド電圧が測定される
。通常°、１５られる測定１直によって、ウェハ上のす
べてのＦＥＴに関する平均スレッシ１ルド電圧とそのス
レッシ二］ルド電圧に１１５ける（票準騙差が示されろ
。次に、矢印３８で示されているように、ＦＥＴのチャ
ンネルに選択的なダメージを与えるためにイオンビーム
がウェハに照射される。イオンビーム注入の強度と持続
時間は、この注入がスレッショルド電圧を或る仮の値に
シフトさせるように選択される。次に、そのウェハは、
所定の最適圃にスレッシ」ルド電圧を安定化させるため
に比較的低い温度で（１００℃〜３００℃）十分【１長
さだけ（３００℃で約半時間）焼鈍される。望まれる最
適値にあるスレッショルド電圧値を焼鈍スフツブがＦＥ
Ｔに残すように、スレッショルド電圧を望まれる量だけ
シフトするために用いられる適切なイオンビームの強度
と持続時間の指標は多くの実験的測定によって与えられ
る。これらのイオン注入と焼鈍のスフツブはダメージを
生じることによってチャンネルから電尚キャリアを除去
し、それによってスレッショルド電圧をシフトさせる。
セスにおける任意の時点において、従来の’ＦＪ迄スデ
ステップ発明の付加的なプロレススアップによって修正
され、それによって、ＦＥＴのスレッショルド電圧が所
定の最適１直に調節され４５７る。本発明のプロセスに
おいて、まずＦＥＴのスレッショルド電圧が測定される
。通常°、１５られる測定１直によって、ウェハ上のす
べてのＦＥＴに関する平均スレッシ１ルド電圧とそのス
レッシ二］ルド電圧に１１５ける（票準騙差が示されろ
。次に、矢印３８で示されているように、ＦＥＴのチャ
ンネルに選択的なダメージを与えるためにイオンビーム
がウェハに照射される。イオンビーム注入の強度と持続
時間は、この注入がスレッショルド電圧を或る仮の値に
シフトさせるように選択される。次に、そのウェハは、
所定の最適圃にスレッシ」ルド電圧を安定化させるため
に比較的低い温度で（１００℃〜３００℃）十分【１長
さだけ（３００℃で約半時間）焼鈍される。望まれる最
適値にあるスレッショルド電圧値を焼鈍スフツブがＦＥ
Ｔに残すように、スレッショルド電圧を望まれる量だけ
シフトするために用いられる適切なイオンビームの強度
と持続時間の指標は多くの実験的測定によって与えられ
る。これらのイオン注入と焼鈍のスフツブはダメージを
生じることによってチャンネルから電尚キャリアを除去
し、それによってスレッショルド電圧をシフトさせる。
キャリアは既に存在しているので、このスレッショルド
のシフトは測定され得る。低温焼鈍はそのダメージを安
定化し、スレッショルドシフトは永久的かつ一定のちの
になる。最初のイオン注入されたチャンネルの焼鈍は非
常に高い温度におけるものであるが、デバイスのメタラ
イじ−ションは一般に３００℃を越える温度で劣化する
ので、スレッショルド調節焼鈍はす゛っと低い温度、通
常２５０〜３００℃で行なわれる。スレッショルド電圧
はこの第２のイオン注入の間にモニタされる必要がない
ことがわかった。その電圧はモニタすることができるが
、ドースのエネルギＬｔりよび強度とスレッシミルド電
圧におけるシフ１へとの間の関係が１度実験的に確立さ
れれば、本技術の再現性はモニタを必要としないほど十
ブ）良好である。
のシフトは測定され得る。低温焼鈍はそのダメージを安
定化し、スレッショルドシフトは永久的かつ一定のちの
になる。最初のイオン注入されたチャンネルの焼鈍は非
常に高い温度におけるものであるが、デバイスのメタラ
イじ−ションは一般に３００℃を越える温度で劣化する
ので、スレッショルド調節焼鈍はす゛っと低い温度、通
常２５０〜３００℃で行なわれる。スレッショルド電圧
はこの第２のイオン注入の間にモニタされる必要がない
ことがわかった。その電圧はモニタすることができるが
、ドースのエネルギＬｔりよび強度とスレッシミルド電
圧におけるシフ１へとの間の関係が１度実験的に確立さ
れれば、本技術の再現性はモニタを必要としないほど十
ブ）良好である。
スレッショルド電圧が！Ｊ４節された１１、スクラッチ
カバー４０がデバイスを覆って付与され、下に存在する
回路のための物理的保護を与える。次に、デバイスへの
必要な電気的コンタクト点のためにボンドパッドを露出
させるようにリソグラフィが用いられる。本発明は、各
ＦＥＴのチャンネル領域において半導体基板の表面をエ
ツチングするような時間のかかるプロセスを必要とする
ことなく、１つのウェハまたは多数のウェハ上のすべて
のＦＥＴについてのスレッシミルド電圧を調節すること
を可能にする。１つのウェハ上におけるスレッショルド
電圧の均一性は十分高く、その調節はウェハ間またはロ
ット間においてのみ本発明に従ってなされる必要がある
ことがわかった。
カバー４０がデバイスを覆って付与され、下に存在する
回路のための物理的保護を与える。次に、デバイスへの
必要な電気的コンタクト点のためにボンドパッドを露出
させるようにリソグラフィが用いられる。本発明は、各
ＦＥＴのチャンネル領域において半導体基板の表面をエ
ツチングするような時間のかかるプロセスを必要とする
ことなく、１つのウェハまたは多数のウェハ上のすべて
のＦＥＴについてのスレッシミルド電圧を調節すること
を可能にする。１つのウェハ上におけるスレッショルド
電圧の均一性は十分高く、その調節はウェハ間またはロ
ット間においてのみ本発明に従ってなされる必要がある
ことがわかった。
この技術のテストによって、デプリシヨンモードＦＥＴ
のスレッシミルド電圧を望まれる値にシフトして制御し
得ることが示された。この技術を用いて調節されたデプ
リションモードデバイスは横方向の導電性を大きく減少
させることはない。
のスレッシミルド電圧を望まれる値にシフトして制御し
得ることが示された。この技術を用いて調節されたデプ
リションモードデバイスは横方向の導電性を大きく減少
させることはない。
それらのテストによれば、エンハンスメントモードデバ
イスがその技術を用いてデブリシコンモードデバイスか
ら製造し得ることが明らかになった。
イスがその技術を用いてデブリシコンモードデバイスか
ら製造し得ることが明らかになった。
この技術を用いて製造されたエンハンスメントモードデ
バイスは、窪んだゲートを用いて％ｌａされたデバイス
と同様なデバイス特性を示す。前述の低温焼鈍は比較的
高い貯蔵温度において長期間にわたってイオン注入によ
るダメージを安定化させることがわかった。さらに、適
切なエネルギの適当なイオンを用いることによって、ス
レッショルドはＦＥＴデバイスのゲートメタライピーシ
コンを通すイオン注入によってシフトされ得る。これら
のテストにおいて用いられたイオンは３２０ ＫｅＶに
加速された陽子であり、１Ｘ１０”〜１×１Ｑ １３
ｃｍ−２の範囲の積分ドースで与えられた。このエネル
ギにおいて、陽子の範囲は約３ミクロンに及び、それは
Ｇ、ｌＡＳ 基板の表面上に形成されたメクル層ど誘°
市体層を貫通するのに１−分である。しかしながら、も
しフォトレジストまたは他のマスキング層によってダメ
ージが選択的にマスクされるべき場合には、より低いエ
ネルギのイオンまたは異なったイオンが用いられ１９る
。
バイスは、窪んだゲートを用いて％ｌａされたデバイス
と同様なデバイス特性を示す。前述の低温焼鈍は比較的
高い貯蔵温度において長期間にわたってイオン注入によ
るダメージを安定化させることがわかった。さらに、適
切なエネルギの適当なイオンを用いることによって、ス
レッショルドはＦＥＴデバイスのゲートメタライピーシ
コンを通すイオン注入によってシフトされ得る。これら
のテストにおいて用いられたイオンは３２０ ＫｅＶに
加速された陽子であり、１Ｘ１０”〜１×１Ｑ １３
ｃｍ−２の範囲の積分ドースで与えられた。このエネル
ギにおいて、陽子の範囲は約３ミクロンに及び、それは
Ｇ、ｌＡＳ 基板の表面上に形成されたメクル層ど誘°
市体層を貫通するのに１−分である。しかしながら、も
しフォトレジストまたは他のマスキング層によってダメ
ージが選択的にマスクされるべき場合には、より低いエ
ネルギのイオンまたは異なったイオンが用いられ１９る
。
第８図は、この発明によってＧａ ＡＳのデプリション
七−ドＭＥＳＦＥＴ （メタル半導体電界効果トランジ
スタ）について１りられたスレッショルド電圧における
シフｉ・を示すグラフである。縦軸はスレッショルド電
圧における変化（ボルト）を表すし、１辺軸は注入され
た陽子イオンのトークルドース（陽子／ｃｍ２）を示す
。１００，２００゜Ｊ３よび３２０ＫｃＶのエネルギを
有する陽子の−イオン注入について、３つの曲線がプロ
ットされている。第９図は水平軸上の時間（分）に対し
て垂直軸上の測定されたスレッシミルド電圧（ボルト）
のプロットであり、この発明の焼鈍ステップの後に１ｑ
られたスレッシミルド電圧の長期間の安定性を示してい
る。１Ｘ１０” 、５Ｘ１０１′、１Ｘ １ Ｑ ＋
２．および５Ｘ１０”ＩＩＪＩ子／Ｃ１１ｌ’（７）ｌ
ｉ子の１・−タル注入ドースに関する曲線が与えられて
いる。
七−ドＭＥＳＦＥＴ （メタル半導体電界効果トランジ
スタ）について１りられたスレッショルド電圧における
シフｉ・を示すグラフである。縦軸はスレッショルド電
圧における変化（ボルト）を表すし、１辺軸は注入され
た陽子イオンのトークルドース（陽子／ｃｍ２）を示す
。１００，２００゜Ｊ３よび３２０ＫｃＶのエネルギを
有する陽子の−イオン注入について、３つの曲線がプロ
ットされている。第９図は水平軸上の時間（分）に対し
て垂直軸上の測定されたスレッシミルド電圧（ボルト）
のプロットであり、この発明の焼鈍ステップの後に１ｑ
られたスレッシミルド電圧の長期間の安定性を示してい
る。１Ｘ１０” 、５Ｘ１０１′、１Ｘ １ Ｑ ＋
２．および５Ｘ１０”ＩＩＪＩ子／Ｃ１１ｌ’（７）ｌ
ｉ子の１・−タル注入ドースに関する曲線が与えられて
いる。
以上のように、本発明の好ましい実施例が図解されて説
明された。しかしながら、一部修正や付加的な実施例が
当業者にとって明らかであることは疑いなかろう。たと
えば、この技術の長所はＧａＡｓ半導体デバイスについ
て証明された。しかしながら、その技術は、ＭＥＳＦＥ
Ｔ技術に適した同様なダメージと焼鈍の挙動を示すＡＱ
、ｘＧａ＋−ｘＡｓまたはｉｎ Ｉ−Ｘ Ｇａ Ｘ Ａ
ｓのような他の■−ｖ半導体合金や材料にも利用し冑る
ものである。さらに、ここで図解されて説明された要素
を等価な要素でｎ換えることができ、部分または関係が
反転または相互交換されてもよく、さらに本発明のある
特′ｆｉは池の特徴と独立して利用することができる。
明された。しかしながら、一部修正や付加的な実施例が
当業者にとって明らかであることは疑いなかろう。たと
えば、この技術の長所はＧａＡｓ半導体デバイスについ
て証明された。しかしながら、その技術は、ＭＥＳＦＥ
Ｔ技術に適した同様なダメージと焼鈍の挙動を示すＡＱ
、ｘＧａ＋−ｘＡｓまたはｉｎ Ｉ−Ｘ Ｇａ Ｘ Ａ
ｓのような他の■−ｖ半導体合金や材料にも利用し冑る
ものである。さらに、ここで図解されて説明された要素
を等価な要素でｎ換えることができ、部分または関係が
反転または相互交換されてもよく、さらに本発明のある
特′ｆｉは池の特徴と独立して利用することができる。
したがって、例示的な実施例は限定的ではなくて説明の
ため、どして々えられるぺぎてあり、前述の特許請求の
範囲が本発明の全範囲の表示である。
ため、どして々えられるぺぎてあり、前述の特許請求の
範囲が本発明の全範囲の表示である。
第１図ないし第７図はＧ ａ Ａ ｓ半導体基板上に電
界効果トランジスタを製造するプロセスに、にＩｆる連
続的なステップを図解する断面図である。 第８図は本発明の方、法によってＱａ Ａｓのデグリシ
コンモードＭＥＳＦＥＴについ−Ｃ１！７られたスレッ
ショルド電圧における変化を図解するグラフである。 第９図は時間に対するスレッショルド電圧のグラフであ
り、本発明によって実現されたスレッシミルド電圧の変
化の長期間にわたる安定性をｊｌｌＩ！ｉいている。 図において、１０はＧａ Ａｓウェハ基板、１２はＳｉ
＊Ｎ＋の絶縁体層、１４はフォ１〜レジス１への第１の
マスク層、１６はイオン注入、１８はフォｌ〜レジスト
の第２のマスクＦＢ、２０はソース、２２はゲート、２
４はドレイン、２６は多重層の誘電体オーバコート、２
８と３０はＡＵ Ｇｅ ／Ｎｉのオーミックメタルコン
タクト、３２はＴＩ／Ｐｔ、／Ａｌｌのショットキーメ
タルゲートコンタクト、３４は絶縁体層、３６はＴｉ、
／Ａｕの第２のメタライゼーシミン膚、３８はイオン注
入、そして４０はスクラッチカバーを示す。 なお、各図において同一符号は同一内容または相当部分
を示ず。 特許出願人 ロックウェル・インターナショナ（はｎｌ
ど６ノ ヌ＝の浄書（１在に変Ｊ！２゛乙Ｊ ＦＩＧＵＲＥ １ ＦＩＧＵＲＥ ２ ＦＩＧＵＲＥ ３ ？キ １面の＋番（内容に変更なし１ Ｆ日子スレＹシコルド電斤ω゛養〆乙こＶ）１面の浄Ｉ
Ｆ（内ｇ４こ変更なし） スレッシ１ルＦ′電丘（、’／） 手続補正ｍ（方式） 昭和６２年５月６日
界効果トランジスタを製造するプロセスに、にＩｆる連
続的なステップを図解する断面図である。 第８図は本発明の方、法によってＱａ Ａｓのデグリシ
コンモードＭＥＳＦＥＴについ−Ｃ１！７られたスレッ
ショルド電圧における変化を図解するグラフである。 第９図は時間に対するスレッショルド電圧のグラフであ
り、本発明によって実現されたスレッシミルド電圧の変
化の長期間にわたる安定性をｊｌｌＩ！ｉいている。 図において、１０はＧａ Ａｓウェハ基板、１２はＳｉ
＊Ｎ＋の絶縁体層、１４はフォ１〜レジス１への第１の
マスク層、１６はイオン注入、１８はフォｌ〜レジスト
の第２のマスクＦＢ、２０はソース、２２はゲート、２
４はドレイン、２６は多重層の誘電体オーバコート、２
８と３０はＡＵ Ｇｅ ／Ｎｉのオーミックメタルコン
タクト、３２はＴＩ／Ｐｔ、／Ａｌｌのショットキーメ
タルゲートコンタクト、３４は絶縁体層、３６はＴｉ、
／Ａｕの第２のメタライゼーシミン膚、３８はイオン注
入、そして４０はスクラッチカバーを示す。 なお、各図において同一符号は同一内容または相当部分
を示ず。 特許出願人 ロックウェル・インターナショナ（はｎｌ
ど６ノ ヌ＝の浄書（１在に変Ｊ！２゛乙Ｊ ＦＩＧＵＲＥ １ ＦＩＧＵＲＥ ２ ＦＩＧＵＲＥ ３ ？キ １面の＋番（内容に変更なし１ Ｆ日子スレＹシコルド電斤ω゛養〆乙こＶ）１面の浄Ｉ
Ｆ（内ｇ４こ変更なし） スレッシ１ルＦ′電丘（、’／） 手続補正ｍ（方式） 昭和６２年５月６日
Claims (16)
- （１）III−Ｖ化合物半導体ウェハ上に形成された電界
効果トランジスタのスレッショルド電圧を調節する方法
であつて、 前記トランジスタのスレッショルド電圧を測定し、 前記トランジスタのチャンネルに選択的にダメージを与
えるように前記ウェハをイオンビームで照射し、それに
よって前記スレッショルド電圧を或る仮の値にシフトさ
せ、 前記イオンビームの注入の強度と持続時間によって決定
される所定の最適値に前記スレッショルド電圧を安定化
させるのに適した温度と時間で前記ウェハを焼鈍するス
テップを含むことを特徴とする電界効果トランジスタの
スレッショルド電圧を調節する方法。 - （２）前記III−Ｖ化合物半導体ウェハはＧａＡｓを含
むことを特徴とする特許請求の範囲第１項記載の方法。 - （３）前記イオンビームは約３２０ＫｅＶに加速された
約１０＾１＾１〜１０＾１＾３陽子／ｃｍ＾２の積分ド
ースの陽子を含むことを特徴とする特許請求の範囲第２
項記載の方法。 - （４）前記ウエハは約１００℃〜３００℃の温度で焼鈍
されることを特徴とする特許請求の範囲第３項記載の方
法。 - （５）前記電界効果トランジスタはデプリシヨンモード
電界効果トランジスタを含むことを特徴とする特許請求
の範囲第１項記載の方法。 - （６）前記電界効果トランジスタはエンハンスメントモ
ード電界効果トランジスタを含むことを特徴とする特許
請求の範囲第１項記載の方法。 - （７）前記電界効果トランジスタは最初にデプリション
モード電界効果トランジスタを含んでいるが、前記照射
するイオンビームの強度と持続時間はそれらのトランジ
スタをエンハンスメントモードトランジスタに変換する
のに十分なものであることを特徴とする特許請求の範囲
第１項記載の方法。 - （８）III−Ｖ化合物半導体ウェハ上に電界効果トラン
ジスタを形成する改良された方法であつて、前記ウェハ
上に第１のフォトリソグラフイックマスクを形成し、第
１のイオン注入によって前記トランジスタのチャンネル
を規定し、前記ウェハ上に第２のフォトリソグラフイッ
クマスクを形成し、第２のイオン注入によって前記トラ
ンジスタのゲートを規定し、前記トランジスタを活性化
するために前記ウェハを焼鈍し、前記ウェハ上に第３の
フォトリソグラフイックマスクを形成し、そして各トラ
ンジスタのソース、ゲート、およびドレインにメタリッ
クコンタクトを形成するステップを含む方法において、
そのメタリックコンタクトを形成するステップに続いて
、 前記トランジスタのスレッショルド電圧を測定し、 前記トランジスタのチャンネルに選択的にダメージを与
えるようにイオンビームを前記ウェハに照射し、それに
よって前記スレッショルド電圧を或る仮の値にシフトさ
せ、そして前記イオンビームの注入の強度と持続時間に
よって決定される所定の最適値に前記スレッショルド電
圧を安定化させるのに適した温度と時間で前記ウェハを
焼鈍するステップを含むことを特徴とする電界効果トラ
ンジスタを形成する改良された方法。 - （９）前記III−Ｖ化合物半導体ウェハはＧａＡｓを含
むことを特徴とする特許請求の範囲第８項記載の方法。 - （１０）前記電界効果トランジスタはデプリシヨンモー
ド電界効果トランジスタを含むことを特徴とする特許請
求の範囲第８項記載の方法。 - （１１）前記電界効果トランジスタはエンハンスメント
モード電界効果トランジスタを含むことを特徴とする特
許請求の範囲第８項記載の方法。 - （１２）前記電界効果トランジスタは最初にデプリシヨ
ンモード電界効果トランジスタを含むが、前記照射する
イオンビームの強度と持続時間は前記トランジスタをエ
ンハンスメントモードトランジスタに変換するのに十分
なものであることを特徴とする特許請求の範囲第８項記
載の方法。 - （１３）ＧａＡｓ半導体ウェハ上に形成された電界効果
トランジスタのスレッショルド電圧を調節する方法であ
って、 前記トランジスタのスレッショルド電圧を測定し、 前記トランジスタのチャンネルに選択的にダメージを与
えるようにイオンビームを前記ウェハに照射し、それに
よって前記スレッショルド電圧を或る仮の値にシフトさ
せ、そして前記イオンビームの注入の強度と持続時間に
よって決定される所定の最適値に前記スレッショルド電
圧を安定化させるのに適した温度と時間で前記ウェハを
焼鈍するステップを含むことを特徴とする電界効果トラ
ンジスタのスレッショルド電圧を調節する方法。 - （１４）前記電界効果トランジスタはデプリションモー
ド電界効果トランジスタを含むことを特徴とする特許請
求の範囲第１３項記載の方法。 - （１５）前記電界効果トランジスタはエンハンスメント
モード電界効果トランジスタを含むことを特徴とする特
許請求の範囲第１３項記載の方法。 - （１６）前記電界効果トランジスタは最初にデプリシヨ
ンモード電界効果トランジスタを含むが、前記照射する
イオンビームの強度と持続時間は前記トランジスタをエ
ンハンスメント・モードトランジスタに変換するのに十
分なものであることを特徴とする特許請求の範囲第１３
項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/848,514 US4701422A (en) | 1986-04-07 | 1986-04-07 | Method of adjusting threshold voltage subsequent to fabrication of transistor |
| US848514 | 1997-04-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62265769A true JPS62265769A (ja) | 1987-11-18 |
Family
ID=25303492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62082193A Pending JPS62265769A (ja) | 1986-04-07 | 1987-04-01 | 電界効果トランジスタのスレツシヨルド電圧を調節する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4701422A (ja) |
| JP (1) | JPS62265769A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4889817A (en) * | 1985-08-08 | 1989-12-26 | Oki Electric Industry Co., Ltd. | Method of manufacturing schottky gate field transistor by ion implantation method |
| US5139869A (en) * | 1988-09-01 | 1992-08-18 | Wolfgang Euen | Thin dielectric layer on a substrate |
| EP0356557B1 (en) * | 1988-09-01 | 1994-12-21 | International Business Machines Corporation | Thin dielectric layer on a substrate and method for forming such a layer |
| US5268311A (en) * | 1988-09-01 | 1993-12-07 | International Business Machines Corporation | Method for forming a thin dielectric layer on a substrate |
| JPH0748503B2 (ja) * | 1988-11-29 | 1995-05-24 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| US5012314A (en) * | 1989-03-31 | 1991-04-30 | Mitsubishi Denki Kabushiki Kaisha | Liquid crystal display restoring apparatus |
| US5966626A (en) * | 1996-11-07 | 1999-10-12 | Mosel Vitelic, Inc. | Method for stabilizing a silicon structure after ion implantation |
| US6107106A (en) * | 1998-02-05 | 2000-08-22 | Sony Corporation | Localized control of integrated circuit parameters using focus ion beam irradiation |
| JP2013016602A (ja) * | 2011-07-01 | 2013-01-24 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4244097A (en) * | 1979-03-15 | 1981-01-13 | Hughes Aircraft Company | Schottky-gate field-effect transistor and fabrication process therefor |
| FR2513439B1 (fr) * | 1981-09-18 | 1985-09-13 | Labo Electronique Physique | Procede de traitement de substrat de gaas, par implantation ionique, et substrats ainsi obtenus |
| US4452646A (en) * | 1981-09-28 | 1984-06-05 | Mcdonnell Douglas Corporation | Method of making planar III-V compound device by ion implantation |
| US4473939A (en) * | 1982-12-27 | 1984-10-02 | Hughes Aircraft Company | Process for fabricating GaAs FET with ion implanted channel layer |
| JPS59194431A (ja) * | 1983-04-19 | 1984-11-05 | Nec Corp | 半導体基板へのイオン注入方法 |
| US4606113A (en) * | 1983-07-25 | 1986-08-19 | Triquint Semiconductor, Inc. | Method of manufacturing metal-semiconductor field effect transistors using orientation dependent etched recesses of different depths |
| JPS6047428A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4558509A (en) * | 1984-06-29 | 1985-12-17 | International Business Machines Corporation | Method for fabricating a gallium arsenide semiconductor device |
-
1986
- 1986-04-07 US US06/848,514 patent/US4701422A/en not_active Expired - Fee Related
-
1987
- 1987-04-01 JP JP62082193A patent/JPS62265769A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4701422A (en) | 1987-10-20 |
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