JPH04302001A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、シーケンスプログラ
ムの所定の処理段階まで戻り、再動作が可能なプログラ
マブルコントローラに関するものである。

【０００２】

【従来の技術】図１７は従来例のプログラマブルコント
ローラのブロック構成図である。図において、１はプロ
グラマブルコントローラ本体、２はプログラマブルコン
トローラのシーケンスプログラムを作成時等に使用され
表示装置を有する周辺装置である。なお、プログラマブ
ルコントローラはプログラマブルコントローラ本体１と
周辺装置２とから構成されるものとする。３はシーケン
スプログラムを記憶するシーケンスプログラムメモリ、
４はプログラマブルコントローラ本体１に入力される入
力信号、５はプログラマブルコントローラ本体１より出
力される出力信号、６はシーケンスプログラムメモリ３
に記憶されているシーケンスプログラムにもとづき動作
するプログラマブルコントローラ本体１の演算処理部、
７は入力信号４の状態、出力信号５の状態および演算処
理部６の演算処理結果を記憶するデバイスメモリ、８は
シーケンスプログラムメモリ３に格納されているシーケ
ンスプログラムの命令を演算処理部６が実行可能な指令
に変換する場合などに必要な情報を記憶しているシステ
ムプログラムメモリである。９は周辺装置２の動作に必
要な情報を記憶する制御用メモリ、１０は制御用メモリ
９に記憶されている情報にもとづき動作する演算処理部
である。

【０００３】次に、図１７に示されるプログラマブルコ
ントローラの動作について説明する。プログラマブルコ
ントローラは周知のように周辺装置２で作成したシーケ
ンスプログラムをシーケンスプログラムメモリ３に記憶
させた後、このシーケンスプログラムを演算処理部６が
実行することにより所定の処理が行われ、演算処理結果
がデバイスメモリ７に出力される。また、シーケンスプ
ログラムによる演算処理部６の演算処理は入力信号４ま
たはデバイスメモリ７に記憶されている内容により処理
内容が変化するように構成されている。図１８は簡単な
シーケンスプログラムの１例について、ラダー言語によ
る表現１４１と、ニモニック言語による表現１４２と、
シーケンスプログラムメモリ３においてラダー言語によ
る表現１４１のそれぞれのラダーステップの情報が格納
される先頭アドレス１４３と、ニモック言語による表現
１４２のそれぞれのニモックステップの先頭アドレス１
４４とを記したシーケンスプログラムの説明図である。 図１８に示されるシーケンスプログラムは、シーケンス
プログラムメモリ３に記憶されている。このシーケンス
プログラムを実行すると、まず、シーケンスプログラム
メモリ３の０番地に記録されているＬＤ　　Ｘ０が読出
され実行される。その結果デバイスメモリ７のＸ０の番
地の内容が読出される。次に、シーケンスプログラムメ
モリ３の１番地に記憶されているＯＵＴ　　Ｙ１０が読
出され実行される。その結果、先にデバイスメモリ７よ
り読出されたＸ０番地の内容が“１”であれば、デバイ
スメモリ７のＹ１０番地の内容を“１”にし、Ｘ０番地
の内容が“０”であればデバイスメモリ７のＹ１０番地
の内容を“０”にする。以下、同様にシーケンスプログ
ラムのニモニック言語で表記された命令を順次実行する
。そして、シーケンスプログラムメモリ３の１３番地に
記憶されているＥＮＤ命令を実行すると０番地に戻り、
再び始めからシーケンスプログラムを実行する。従って
、シーケンスプログラムはエンドレスに繰返し実行され
る。 さて、シーケンスプログラムのデバグの便宜のためなど
の目的からプログラマブルコントローラはシーケンスプ
ログラムを１ステップ実行する毎に一時停止するステッ
プ運転ができるように構成されている。すなわち、ステ
ップ運転でプログラマブルコントローラを動作させると
、上述のシーケンスプログラムの各ニモニック言語で表
記された命令を、動作指令を与える毎に順次１つづ実行
しその都度一時停止するように動作する。シーケンスプ
ログラムのデバグ等において、現在一時停止しているシ
ーケンスプログラムの実行段階から所定の実行段階まで
戻り、再びシーケンスプログラムを実行したい場合、図
１７に示される従来装置では、シーケンスプログラムを
所定の実行段階までもう一度初めから実行しなくてはな
らず、非能率的であった。

【０００４】次に、他の従来例として図１９に示す特公
昭６４−７２０１公報記載のプログラマブルコントロー
ラについて説明する。この図１９に示される従来例にお
いては、入力状態保持手段１５１、内部状態保持手段１
５２、および出力状態保持手段１５３の内容を１０組ま
で、記憶可能な状態保存バッファ手段１５４を有すると
ともに、入力信号１５５の変化を時系列的に書込みおよ
び読出しの可能なＦＩＦＯ構造のバッファメモリである
入力信号保存バッファ手段１５６を有している。なお、
入力状態保持手段１５１と、出力状態保持手段１５３と
内部状態保持手段１５２とをまとめたものは、図１７に
示される従来例のデバイスメモリ７に相当している。状
態保存バッファ手段１５４はプログラマブルコントロー
ラの動作中に、マスタークロック発生手段１５７が発生
したマスタークロックが分周手段１５８により分周され
たステップバッククロック毎に間欠的に入力状態保持手
段１５１、内部状態保持手段１５２、および、出力状態
保持手段１５３の内容とステップバッククロックの周期
情報とを記憶するように構成されており、入力信号保存
バッファ手段１５６はマスタークロック毎に入力信号１
５５の変化を記憶するように構成されている。すなわち
、マスタークロック毎に記録できるのは入力信号１５５
についてのみであり、内部状態保持手段１５２、および
、出力状態保持手段１５３の状態はステップバッククロ
ック毎にしか記憶されない。従って、プログラマブルコ
ントローラの内部状態をシーケンスプログラムの所定の
実行段階まで戻すには、戻したい所定の実行段階のすぐ
前のステップバッククロックの時点にプログラマブルコ
ントローラの内部状態をまず設定し、その後、入力信号
保存バッファ手段１５６に記憶された内容にもとづき戻
したい所定の実行段階まで動作を進めるようにする。 従って、所定の実行段階まで戻す動作は時間がかゝり操
作も容易とは言えない。また、マスタークロック毎の入
力状態保持手段１５１、内部状態保持手段１５２、およ
び出力状態保持手段１５３の内容が記録されていないの
で、プログラマブルコントローラ内に記憶された情報に
もとづくプログラマブルコントローラの動作の確認また
はシーケンスプログラムのデバグができない。また、こ
のような問題点を緩和するためにステップバッククロッ
クの周期をマスタークロックの周期に近づけると状態保
存バッファ手段１５４の容量を大きくしなくてはならず
装置が大形化し高価なものとなる。

【０００５】

【発明が解決しようとする課題】上記のような従来のプ
ログラマブルコントローラではすでに一度実行した所定
の動作段階より動作を再開できるようにするには、動作
再開可能な段階毎に全デバイス情報を記憶するメモリが
必要であり、動作再開可能な段階数を多くすれば大容量
のメモリが必要となるという問題点があった。また、動
作再開可能な段階を少なくし、入力信号のみを連続して
入力信号記憶メモリに記憶しておき、まず動作再開可能
な段階に戻し、そこから上述の入力信号記憶メモリにも
とづき所定の動作段階まで動作を進める従来例があるが
、操作が２段階となり、デバグに時間を要するなどの問
題点があった。

【０００６】この発明が解決しようとする課題は小容量
のメモリで動作再開可能な段階数を多くとることができ
るとともにデバグが容易なプログラマブルコントローラ
を得ることである。

【０００７】

【課題を解決するための手段】この発明に係るプログラ
マブルコントローラは外部からの入力信号の状態と、外
部へ出力する出力信号の状態と、シーケンスプログラム
にもとづき演算処理する演算処理部の所定の処理の結果
とが、それぞれ予め定めれたアドレスに記憶され、上記
入力信号の状態、出力信号の状態、および、所定の処理
の結果のいずれかが変化すると内容が変化するデバイス
メモリ、このデバイスメモリの内容の変化を検知するデ
バイスメモリ変化検知手段、このデバイスメモリ変化検
知手段の出力信号にもとづき変化したデバイスメモリの
アドレスと、このアドレスに記憶された内容とを履歴的
に順次記憶するデバイスメモリ変化記憶メモリ、このデ
バイスメモリ変化記憶メモリの内容にもとづきデバイス
メモリの内容をシーケンスプログラムの所定の動作段階
の状態に設定するデバイスメモリ内容設定手段を備える
ようにしたものである。また、デバイスメモリ変化記憶
メモリは、デバイスメモリ変化検知手段の出力信号にも
とづき変化したデバイスメモリのアドレスおよび、この
アドレスに記憶された内容とともに、シーケンスプログ
ラムの実行番地を記憶するようにしたものである。また
、デバイスメモリ変化記憶メモリは、デバイスメモリ変
化検知手段の出力信号にもとづき変化したデバイスメモ
リのアドレスおよび、このアドレスに記憶された内容を
予め設定した所定条件の成立毎に記憶するようにしたも
のである。

【０００８】

【作用】上記のように構成したプログラマブルコントロ
ーラはデバイスメモリの内容の変化を検知するデバイス
メモリ変化検知手段の出力信号にもとづき変化したデバ
イスメモリのアドレスおよび内容をデバイスメモリ変化
記憶メモリに履歴的に順次記憶することにより、このデ
バイスメモリ変化記憶メモリの内容にもとづきデバイス
メモリの内容をシーケンスプログラムの所定の動作段階
の状態に設定することができる。

【０００９】

【実施例】実施例１．図１はこの発明の一実施例を示す
プログラマブルコントローラのブロック構成図である。 図において、１１はデバイスメモリ７の各番地毎に１ビ
ットの容量のメモリを有するフラグメモリである。この
フラグメモリ１１は、デバイスメモリ７に書換えがあっ
たとき書換えのあったアドレスと同じアドレスの内容が
“１”にセットされるメモリである。１２はフラグメモ
リ１１が“１”にセットされているアドレスと、このア
ドレスのデバイスメモリ７の内容等が順次履歴的に記憶
されるデバイスメモリ変化記憶メモリ、１３はデバイス
メモリ７の内容全体が転送されるデバイスメモリ内容コ
ピーメモリ、１４はプログラマブルコントローラ本体１
より転送される１ブロックのデータの個数を数えた結果
を記憶するデータ個数カウントメモリ、１５はプログラ
マブルコントローラ本体１より送られて来た１ブロック
のサンプリングデータが、初めから数えて何ブロック目
のデータであるか数えた結果を記憶するサンプリング回
数カウントメモリである。なお、１ブロックのサンプリ
ングデータとは、予め設定した所定条件の成立毎にまと
めてプログラマブルコントローラ本体より転送されて来
るデバイスメモリ７の内容とそのアドレスである。また
、フラグメモリ１１およびサンプリング中フラグ１６は
プログラマブルコントローラ本体１に設けられており、
デバイスメモリ変化記憶メモリ１２、デバイスメモリ内
容コピーメモリ１３、データ個数カウントメモリ１４、
およびサンプリング回数カウントメモリ１５は周辺装置
２に設けられている。また、図において、１〜１０は、
それぞれ、図１７に示されるものと同様なので説明を省
略する。

【００１０】次に、図１に示されるこの発明の一実施例
によるプログラマブルコントローラの動作について説明
する。図２は、周辺装置２のデータサンプル時の動作を
示すフロー図である。なお、データのサンプルは、所定
の動作段階の状態にプログラマブルコントローラの内部
状態を戻すとき必要になるデータをサンプルし記憶する
ために行われるものである。周辺装置２は所定時間毎に
図２に示される開始Ｓ２０１の状態になりステップＳ２
０２に移行する。

【００１１】ステップＳ２０２でデータサンプルを行う
指令すなわち動作履歴記憶指令パルスの有無を判定する
。なお、動作履歴記憶指令パルスは、例えば、周辺装置
２に設けられた所定のキーを操作者が押すことにより発
生する。ステップＳ２０２で動作履歴記憶指令パルスが
有れば次のステップＳ２０３に進み、無ければステップ
Ｓ２１２に進む。ステップＳ２０３ではサンプリング回
数カウントメモリ１５をクリヤし（サンプリング回数カ
ウントメモリの内容をクリヤ、すなわち、“０”にし）
次のステップＳ２０４に進む。ステップＳ２０４ではプ
ログラマブルコントローラ本体（以後ＰＣ本体と称す）
１にサンプリング開始指令パルスを送出し、ステップＳ
２０５に進む。

【００１２】ステップＳ２０５ではＰＣ本体１より１ブ
ロックのサンプリングデータが送られて来るまで待つ。 次に、ＰＣ本体１の動作について、図３のフロー図によ
り説明する。図３において、ステップＳ３０１は、シー
ケンスプログラムの実行に先立つ前処理動作に入るステ
ップであり、シーケンスプログラムはこの前処理動作の
後に動作を開始する。また、図３に示される動作フロー
は終了ステップであるステップＳ３１０まで動作すると
また、このステップＳ３０１に戻り、所定の停止指令が
与えられるまでエンドレスに繰返し実行される。

【００１３】ステップＳ３０１からステップＳ３０２へ
は無条件で移行する。ステップＳ３０２では周辺装置２
からサンプリング開始指令パルスが送られて来たか判定
し、サンプリング開始指令パルスが送られて来ていなけ
ればステップＳ３０３に進み、送られて来ていればステ
ップＳ３０４に進む。ステップＳ３０４では、フラグメ
モリ１１をクリヤ、すなわち、内容をすべて“０”にし
、サンプリング中フラグ１６を“１”にセットする。 又、周辺装置２のデバイスメモリ内容コピーメモリ１３
にデバイスメモリの内容を転送し、次のステップＳ３０
５に進む。なお、このステップＳ３０４は周辺装置２よ
りサンプル開始指令パルスが送られて来た時だけ実行さ
れ、サンプリング中はステップＳ３０３を通りバイパス
される。

【００１４】また、ステップＳ３０２からステップＳ３
０３に進んだ場合は、ステップＳ３０３でサンプリング
中フラグ１６が“１”か否かを判定し、“１”であれば
ステップＳ３０５に進み、“０”であればステップＳ３
０６に進む。なお、ステップＳ３０１〜ステップＳ３０
４は、シーケンスプログラムの実行に先立つ前処理動作
のステップであり、ステップＳ３０５およびＳ３０６は
シーケンスプログラムの実行動作のステップである。

【００１５】ステップＳ３０５では、シーケンスプログ
ラムを実行する。また、デバイスメモリ７に書換えがあ
れば書換のあったフラグメモリ１１のアドレスに“１”
を書込み次のステップＳ３０７に進む。なお、デバイス
メモリ７に書換えがあったか否かの判定については、図
２および図３のフロー図の説明の後に説明する。

【００１６】ステップＳ３０７では予め設定した所定条
件、例えば、所定時間の過程、所定回数のシーケンスプ
ログラムの実行、または、所定のデバイスメモリ７の内
容が所定値にセットされるなどの１ブロックの終了条件
が成立したか否かを判定し、成立していなければそのま
ゝ終了ステップであるＳ３１０に進み、成立していれば
次のステップＳ３０８に進む。

【００１７】ステップＳ３０８では、周辺装置２に１ブ
ロックのサンプリングデータとその終了信号である１ブ
ロック終了信号とを送り次のステップＳ３０９に進む。 なお、１ブロックのサンプリングデータはフラグメモリ
１１に“１”が書込まれているものであればそのアドレ
スとそのアドレスにおけるデバイスメモリ７の内容とを
有するものとする。ステップＳ３０９では次の動作に備
えフラグメモリ１１をクリヤ、すなわち、内容をすべて
“０”にし、フラグメモリ１１の内容をクリヤ、すなわ
ち、すべて“０”にする。そして、次の終了ステップＳ
３１０に進む。また、ステップＳ３０３よりステップＳ
３０６に進むのはサンプリング中でない場合であり、ス
テップＳ３０６でシーケンスプログラムを実行するのみ
で終了ステップであるステップＳ３１０に進む。なお、
ステップＳ３０７〜Ｓ３０９はサンプリング中において
シーケンスプログラムを１回実行する毎に実行される後
処理またはＥＮＤ処理を構成している。

【００１８】次に、周辺装置２の動作を示すフロー図で
ある図２に戻り説明する。ステップＳ２０５でＰＣ本体
より１ブロックのサンプリングデータが送られて来ると
、次のステップＳ２０６に進む。ステップＳ２０６では
サンプル個数カウントメモリ１４をクリヤ、すなわち、
“０”にし次のステップＳ２０７に進む。ステップＳ２
０７では、デバイスメモリ変化記憶メモリ１２にＰＣ本
体１より送られて来たデバイスメモリのアドレスと、そ
のデバイスメモリの内容とをそれぞれ１つづ書込み、デ
ータ個数カウントメモリ１４の内容に１を加え、次のス
テップＳ２０８に進む。なお、１ブロックのサンプリン
グデータとしてデバイスメモリのアドレスとそのデバイ
スメモリの内容とが送られて来ていない場合は無動作で
次のステップＳ２０８に進む。

【００１９】ステップＳ２０８ではＰＣ本体１より１ブ
ロックのサンプリングデータ終了を示す１ブロック終了
信号が送られて来たか否かを判定し、送られて来ていな
ければステップＳ２０７に戻る。また、１ブロック終了
信号が送られて来ていれば次のステップＳ２０９に進む
。ステップＳ２０９ではサンプリング回数カウントメモ
リ１５の内容に１を加え、次のステップＳ２１０に進む
。ステップＳ２１０ではサンプリング回数カウントメモ
リ１５の内容とデータ個数カウントメモリ１４の内容を
デバイスメモリ変化記憶メモリ１２に書込み次のステッ
プＳ２１１に進む。

【００２０】ステップＳ２１１では、周辺装置２のキー
等により指令される動作履歴記憶終了指令の有無を判定
し、動作履歴記憶終了指令が無ければステップＳ２０５
に戻り、有れば次のステップＳ２１２に進む。ステップ
Ｓ２１２ではＰＣ本体１に設けれているサンプリング中
フラグ１６をクリヤ、すなわち、“０”にし、次の終了
ステップＳ２１３に進む。

【００２１】なお、ステップＳ２０７〜ステップＳ２１
０によりデバイスメモリ変化記憶メモリ１２には図７に
示される様式でサンプリング回数５０１をデータ個数５
０２とが各々の１ブロックのサンプリングデータ５０５
に添えて記憶される。また、１ブロックのサンプリング
データ５０５は０組〜複数組のデバイスメモリのアドレ
ス５０３およびデバイスメモリの内容５０４より構成さ
れている。また、サンプリング回数５０１、データ個数
５０２、および１ブロックのサンプリングデータ５０５
よりサンプリングブロック５０６が構成される。

【００２２】次に、先に述べた図３に示されるステップ
Ｓ３０５におけるデバイスメモリ７に書換えがあったか
否かの判定について図４に示されるフロー図により説明
する。図３に示されるフロー図でステップＳ３０５の状
態になるとともに図４の開始ステップＳ４０１に入り、
図４で示されるフロー図の動作を開始する。ステップＳ
４０１からステップＳ４０２へは無条件でそのまゝ移行
する。ステップＳ４０２ではサンプリング中フラグ１６
が“１”であるか否かにより、“１”であれば次のステ
ップＳ４０３に進み、“０”であればステップＳ４０４
に進み終了する。

【００２３】ステップＳ４０３ではデバイスメモリ７に
書込指令があるか否かを判定し、書込指令があればステ
ップＳ４０５に進み、なければステップＳ４０２に戻る
。ステップＳ４０５ではデバイスメモリ７の、これから
書込む番地にすでに書込まれている内容を読出し、次の
ステップＳ４０６に進む。ステップＳ４０６では、ステ
ップＳ４０５で読出された内容と、これから書込指令に
より書込む内容と同一か否かを判定する。同一であれば
ステップＳ４０２に戻り、同一でなければ次のステップ
Ｓ４０７に進む。ステップＳ４０７ではデバイスメモリ
７の書込指令により書込まれる番地と同一アドレスのフ
ラグメモリ１１の内容を“１”にセットし、ステップＳ
４０２に戻る。

【００２４】なお、以上のステップＳ４０１〜ステップ
Ｓ４０７までの動作は、システムプログラムメモリ８に
格納されているプログラムにより実行され、デバイスメ
モリ変化検知手段１８はこのプログラムにより構成され
る。

【００２５】図５は、図６に示されるラダー言語の命令
６００２が実行され、入力条件６００１が成立していた
場合のデバイスメモリ７およびフラグメモリ１１の内容
の変化を示す図である。図において、図５（ａ）はラダ
ー言語の命令６００２が実行される前のデバイスメモリ
７およびフラグメモリ１１の内容を示し、図５（ｂ）は
実行された後のデバイスメモリ７およびフラグメモリ１
１の内容を示している。図５において、５００１はフラ
グメモリ１１の内容を示し、５００２はデバイスメモリ
７の内容を示し、５００３はデバイスメモリ７およびフ
ラグメモリ１１のアドレスを示している。図５に示され
るようにラダー言語の命令６００２が実行されることに
よりデバイスメモリ７のＤ０　番地の内容が００００Ｈ
　から００１０Ｈ　に変化し、同時に図４に示される動
作フローによりフラグメモリ１１のＤ０　番地の内容が
０から１にに変化する。

【００２６】次に、図２〜図４のフロー図に示される動
作が行われた結果デバイスメモリ変化記憶メモリ１２お
よびデバイスメモリ内容コピーメモリ１３の内容にもと
づき、周辺装置２からの指令によりデバイスメモリ７の
内容をシーケンスプログラムの所定の動作段階の状態に
戻し、そこから再びシーケンスプログラムを実行する場
合の動作について、図８に示される周辺装置２の動作フ
ロー図により説明する。

【００２７】周辺装置２は所定時間毎に繰返し開始ステ
ップＳ６０１から図８に示される動作を開始する。

【００２８】ステップＳ６０１からステップＳ６０２へ
は無条件に直ちに移行する。ステップＳ６０２では、例
えば周辺装置２に設けられたキー操作による戻し動作指
令が与えれているか否かを判定する。与えれていなけれ
ばそのまゝ終了ステップＳ６０９に移行し、戻し動作指
令が与えられていれば次のステップＳ６０３に進む。

【００２９】ステップＳ６０３ではＰＣ本体１の動作を
停止させ次のステップＳ６０４に進む。なお、ステップ
Ｓ６０２ですでにＰＣ本体１の動作が停止している場合
はステップＳ６０３は無動作で次のステップＳ６０４に
進む。ステップＳ６０４では、デバイスメモリ内容コピ
ーメモリ１３の内容をＰＣ本体１のデバイスメモリ７に
転送し次のステップＳ６０５に進む。

【００３０】ステップＳ６０５ではデバイスメモリ変化
記憶メモリ１２のアドレスの昇順に、デバイスメモリ変
化記憶メモリ１２の１つのアドレス記憶されている内容
であるデバイスメモリの内容５０４を、このデバイスメ
モリの内容５０４の記憶されている１つの前のアドレス
に記憶されているデバイスメモリの番地５０３の指示す
るデバイスメモリ７のアドレスに書込み次のステップＳ
６０６に進む。ステップＳ６０６では、戻し動作指令が
指示する所定数のサンプリングブロック５０６に関して
ステップＳ６０５の動作が完了したか判定し、完了して
いなければステップＳ６０５に戻り、完了していれば次
のステップＳ６０７に進む。

【００３１】ステップＳ６０７では、例えば周辺装置２
に設けられたキーの操作によるＰＣ本体１の動作再開指
令を待ち、ＰＣ本体１の動作再開指令が与えられゝば次
のステップＳ６０８に進む。ステップＳ６０８ではＰＣ
本体１は動作を再開する。すでに、ステップＳ６０４〜
ステップＳ６０６により、デバイスメモリ７の内容が戻
し動作指令の指示するシーケンスプログラムの動作段階
の状態に設定されているので、ＰＣ本体１は正常に動作
再開ができる。ステップＳ６０８の動作が終了すると次
の終了ステップＳ６０９に進む。

【００３２】なお、図８に示される動作は、制御メモリ
９に記憶されているプログラムにより実行され、デバイ
スメモリ内容設定１９はこのプログラムにより構成され
るものとする。

【００３３】実施例２．実施例１においては動作履歴記
憶指令パルスおよび動作履歴記憶終了指令は周辺装置２
に設けられたキーの操作により発生させたが、図９に示
されるようにシーケンスプログラム中に記述された命令
により発生させるようにしてもよい。図９は、デバイス
メモリ７に記憶された入力信号Ｘ０の状態が“１”にな
るとＳＡＭＰという動作履歴記憶指令パルスを発生させ
る命令９００１の例を示している。この実施例によれば
、例えば、特定の入力信号４が送れて来たときから動作
履歴を記憶開始または終了させるようにできる効果があ
る。

【００３４】実施例３．図１０は、この発明の他の実施
例によるプログラマブルコントローラのブロック構成図
である。図において１７はデバイスメモリ７のいずれか
のアドレスの内容に変化があるか否かを検知するデバイ
スメモリ内容変化検知手段である。このデバイスメモリ
内容変化検知手段１７は、実施例１の場合のようにシス
テムプログラムメモリ８に格納されているシステムプロ
グラムによりデバイスメモリの内容の変化を検知するよ
うに構成せずに図１１に示されるハードウェア回路によ
り構成される。また、図１１の示されるハードウェア回
路は図１２のタイミング図に示される動作を行う。

【００３５】図１１において、９０１はデバイスメモリ
７に書込むデータを送るデータラインであり、このデー
タラインは８ビット分の８本の信号線より構成される。 ９０２はデバイスメモリ７の書込みおよび読出しアドレ
スをデバイスメモリ７に送るアドレスラインであり、こ
のアドレスラインはデバイスメモリ７の容量により定ま
る所定の本数の信号線より構成される。９０３はデバイ
スメモリ７に書込みを行うか、読出しを行うかを指示す
る書込み読出し信号ラインである。９０４はデータライ
ン９０１の信号をデバイスメモリ７に送出するか否か切
換るバッファゲートであり、このバッファゲート９０４
はバッファゲート切換信号９０５が“１”のときデータ
ライン９０１の信号をデバイスメモリ７に送出し、バッ
ファゲート切換信号９０５が“０”のときデータライン
９０１の信号をデバイスメモリ７から切離すように動作
する。

【００３６】９０６はデバイスメモリ７から読出された
データと、データライン９０１の信号とを比較し、不一
致のとき“１”を出力する比較器である。また、９０７
は比較器９０６の出力信号である不一致出力と比較タイ
ミングライン９０８の信号との論理積を出力するＡＮＤ
ゲート、９０９はＡＮＤゲート９０７の出力信号である
割込信号である。

【００３７】次に、図１２の動作タイミング図により、
図１１に示されるハードウェア回路の動作について説明
する。図において、１００１はデータライン９０１の信
号波形、１００２はアドレスライン９０２の信号波形、
１００３は書込み読出し信号線９０３の信号波形、１０
０４はバッファゲート切換信号９０５の信号波形、１０
０５はデバイスメモリ７より読出されたデータを示す信
号波形、１００６は比較タイミング９０８の信号波形、
１００７は割込信号９０９の信号波形である。図１２に
おいて、点線でかこまれた右側の部分１００８が本来の
デバイスメモリ７に書込む動作を示す部分であり、点線
でかこまれた左側の部分１００９は、デバイスメモリ７
の書込みに先立ち、すでに同一アドレスに書込まれてい
る内容に読出し、これから書込もうとしている内容と同
一か否か比較し、比較結果同一でなければ割込信号９０
１を発生する動作の部分である。

【００３８】すなわち、点線でかこまれた左側の部分１
００９では、書込み読出し信号９０３を読込みの状態で
ある“０”にするとともにバッファゲート切換信号９０
５を“０”にし、アドレスライン９０２が指示するデバ
イスメモリ７の内容を読出す。また、このデバイスメモ
リ７より読出された信号と書込みデータが送られて来て
いるデータライン９０１とが比較器９０６に入力される
。そして、比較タイミングライン９０８の信号と比較器
９０６の出力信号である不一致信号との論理積が割込信
号としてＡＮＤゲート９０７より出される。

【００３９】また、点線でかこまれた右側の部分１００
８では、書込み、読出し信号ライン９０３は“１”にな
るとともにバッファゲート切換信号ライン９０５も“１
”になり、データライン９０１の信号はデバイスメモリ
７に送られ、通常の書込み動作が行われる。

【００４０】図１３は、割込信号がＡＮＤゲート９０７
より出力されたときのプログラマブルコントローラの動
作フローを示す図である。割込信号が発生するのは、デ
バイスメモリ７に書込みを行うに当り、すでに当該番地
に書込まれている内容と新たに書込む内容と一致しない
場合である。この場合、図１３に動作フロー図のように
プログラマブルコントローラは割込動作を行い、デバイ
スメモリ変化記憶メモリ１２にデバイスメモリ７の当該
アドレス、この当該アドレスにすでに書込まれいた内容
、および、割込が発生したとこのシーケンスプログラム
の実行番地を記憶する。割込が発生すると、まずステッ
プＳ１１０１で割込動作中であることを示す割込中フリ
ップフロップをセットし、各種レジスタの待避などを行
う。

【００４１】ステップＳ１１０２ではデバイスメモリ変
化記憶メモリ１２のアドレスポインタを記憶するアドレ
スポインタメモリ（図示せず）の指示するアドレスにデ
バイスメモリ７の書込みアドレスを書込み次のステップ
Ｓ１１０３に進む。ステップＳ１１０３ではアドレスポ
インタメモリの内容に１を加え次のステップＳ１１０４
に進む。ステップＳ１１０４ではアドレスポインタメモ
リの指示するアドレスにデバイスメモリ７から書込みに
先立ち読出された内容を書込み次のステップＳ１１０５
に進む。

【００４２】ステップＳ１１０５ではアドレスポインタ
メモリの内容に１を加え次のステップＳ１１０６に進む
。ステップＳ１１０６ではアドレスポインタメモリの指
示するアドレスに割込発生時のシーケンスプログラムの
実行番地を書込み次のステップＳ１１０７に進む。ステ
ップＳ１１０７ではアドレスポインタメモリの内容に１
を加え次のステップＳ１１０８に進む。ステップＳ１１
０８では割込中フリップフロップをリセットし、各種レ
ジスタの復帰など割込終了復帰処理を行い終了する。

【００４３】図１４は、図１３に示される動作フロー図
によりデバイスメモリ変化記憶メモリ１２に書込まれた
情報であるデバイスメモリのアドレス１２０１、デバイ
スメモリの内容１２０２、および、シーケンスプログラ
ムの実行番地１２０３がデバイスメモリ変化記憶メモリ
１２にどのように記憶されているかを示す図である。図
１４において、１２０４は、デバイスメモリのアドレス
１２０１、デバイスメモリの内容１２０２、および、シ
ーケンスプログラムの実行番地１２０３を１組にしたサ
ンプリングデータである。このサンプリングデータ１２
０４は、割込が発生する度に順次デバイスメモリ変化記
憶メモリ１２に書込まれてゆく。なお、デバイスメモリ
変化記憶メモリ１２のアドレスポインタを記憶するアド
レスポインタメモリは予めデータのサンプリングに先立
ちクリヤ、すなわち内容を“０”にしておくものとする
。

【００４４】次に、図１３で示される動作フロー図によ
りデバイスメモリ変化記憶メモリ１２に記憶されたサン
プリングデータにもとづき、デバイスメモリ７の内容を
シーケンスプログラムの所定の動作段階の状態に設定す
る動作について図１５に示されるＰＣ本体１の動作フロ
ー図により説明する。

【００４５】この実施例においては、デバイスメモリ変
化記憶メモリ１２に、デバイスメモリ７の内容が変化し
たときのシーケンスプログラムの実行番地が記憶されて
いるのでデバイスメモリ７の内容を所定のシーケンスプ
ログラムの実行番地における状態に設定することができ
る。また、デバイスメモリ変化記憶メモリ１２にはデバ
イスメモリ７から読出されたデータが書込まれているの
でシーケンスプログラムを逆方向にたどりながらデバイ
スメモリ７の内容を設定してゆくことができる。

【００４６】図１５において、開始ステップＳ１３０１
には、例えばシーケンスプログラムを１回実行する毎な
どの所定時間毎に入るものとする。ステップＳ１３０１
からステップＳ１３０２には無条件でそのまま移行する
。ステップＳ１３０２では、例えば、周辺装置２に設け
られたキーの操作による戻し動作指令が指令されている
かを判定し、指令されていなければ終了ステップＳ１３
０９に進み、指令されていれば次のステップＳ１３０３
に進む。ステップＳ１３０３ではＰＣ本体１のシーケン
スプログラムの動作を停止させ次のステップＳ１３０４
に進む。なお、ＰＣ本体１のシーケンスプログラムがす
でに停止している場合は無動作で次のステップＳ１３０
４に進む。

【００４７】ステップＳ１３０４では、デバイスメモリ
変化記憶メモリ１２のアドレスポインタメモリの内容を
最後のサンプリングデータ１２０４のシーケンスプログ
ラムの実行番地１２０３が記憶されているアドレスにし
、次のステップＳ１３０５に進む。なお、通常ステップ
Ｓ１３０３からステップＳ１３０４に進んだときデバイ
スメモリ変化記憶メモリ１２のアドレスポインタメモリ
の内容は、シーケンスプログラムの実行番地１２０３が
記憶されているアドレスに１に加えた値が記憶されてい
るのでデバイスメモリ変化記憶メモリ１２のアドレスポ
インタメモリに記憶されている内容に１を減じたものを
デバイスメモリ変化記憶メモリ１２のアドレスポインタ
メモリに書込めばよい。

【００４８】ステップＳ１３０５ではデバイスメモリ変
化記憶メモリ１２のアドレスポインタメモリの内容が指
示するアドレスのデバイスメモリ変化記憶メモリ１２の
内容がシーケンスプログラムメモリ３のアドレスカウン
タの内容と等しいか否か判定し、等しい場合、すなわち
、判定条件が成立した場合は次のステップＳ１３０６に
進み、等しくない場合はステップＳ１３０８に進む。 ステップＳ１３０８ではシーケンスプログラムメモリ３
のアドレスカウンタの内容を−１したものに書換え次の
ステップＳ１３０９に進む。

【００４９】ステップＳ１３０９ではシーケンスプログ
ラムメモリ３のアドレスカウンタの内容と戻し動作指令
で指定されたシーケンスプログラムの戻し番地とシーケ
ンスプログラムメモリ３のアドレスカウンタの内容とが
等しいか否かを判定し、等しい場合は次の終了ステップ
Ｓ１３１０に進み、等しくない場合はステップＳ１３０
５に戻る。ステップＳ１３０６では、デバイスメモリ変
化記憶メモリ１２のアドレスポインタメモリの内容に１
を減じた番地のデバイスメモリ変化記憶メモリ１２の内
容を、デバイスメモリ変化記憶メモリ１２のアドレスポ
インタメモリの内容に２を減じた番地の内容が示すデバ
イスメモリ７のアドレスに書込み次のステップＳ１３０
７に進む。

【００５０】ステップＳ１３０７では、デバイスメモリ
変化記憶メモリ１２のアドレスポインタメモリの内容を
３を減じたものにし、次のステップＳ１３０８に進む。 図１３のフロー図の流れの概要を説明すると、初めは、
ステップＳ１３０１→ステップＳ１３０２→ステップＳ
１３０３→ステップＳ１３０４→ステップＳ１３０５→
ステップＳ１３０８→ステップＳ１３０９→ステップＳ
１３０５と進み、ステップＳ１３０５で判定条件が成立
するまでステップＳ１３０５→ステップＳ１３０８→ス
テップＳ１３０９→ステップＳ１３０５の動作を繰返し
実行する。ステップＳ１３０５で判定条件が成立すると
、シーケンスプログラムメモリ３のアドレスカウンタの
内容が、図１４に示されるシーケンスプログラムの実行
番地１２０３と一致したものとして、図１４に示される
デバイスメモリのアドレス１２０１が指示するデバイス
メモリ７の番地に図１４に示されるデバイスメモリの内
容１２０２を書込む。これで、デバイスメモリ７の内容
をシーケンスプログラムの実行番地１２０３で割込が生
じる前の状態に戻されることになる。

【００５１】次のステップＳ１３０７では、次の読出し
動作に備えデバイスメモリ変化記憶メモリ１２のアドレ
スポインタメモリの内容を３を減じたものにする。ステ
ップＳ１３０９では、ステップＳ１３０８を所定回数通
過し、シーケンスプログラムメモリ３のアドレスカウン
タの内容と戻し動作指令で指定されたシーケンスプログ
ラムの戻し番地に等しいか否かを判定し、等しければ、
戻し動作指令で指定されたシーケンスプログラムの戻し
番地における状態にＰＣ本体１の内部状態の設置が完了
したものとして次の終了ステップＳ１３１０に進む。

【００５２】なお、図１５および図１５に示される動作
はシステムプログラムメモリ８に記憶されているシステ
ムプログラムにより実行され、デバイスメモリ内容設定
手段２０は、このプログラムにより構成されるものとす
る。この実施例によりば、シーケンスプログラムの１命
令〜数命令の戻り動作が容易にできるとともに、任意の
シーケンスプログラムの実行段階に直接戻す動作ができ
る効果がある。

【００５３】また、デバイスメモリ変化検知手段はハー
ドウェア回路に上り構成されるので、プログラマブルコ
ントローラの動作速度をほとんど減少させない特徴があ
る。

【００５４】実施例４．実施例３においては、繰返し実
行されるシーケンスプログラムの１回分の動作の中で前
の動作段階に戻す動作は可能であるが、シーケンスプロ
グラムの複数回にわたる前の動作段階に戻す動作はでき
ない。図１６のフロー図は、実施例３における上述の問
題を解消した一例を示すものである。図１６において、
ステップＳ１４０１〜ステップＳ１４０８については図
１３におけるステップＳ１３０１〜ステップＳ１３０８
と同様なので説明を省略する。

【００５５】ステップＳ１４０８の動作が完了すると次
のステップＳ１４１１に進む。ステップＳ１４１１では
、戻し動作指令により指定された戻りスキャン数を記憶
している戻りスキャン回数カウンタ（図示せず）が零に
等しいか否かを判定し、等しくなければステップＳ１４
１２に進み、等しければステップＳ１４１４に進む。 なお、戻りスキャン数は戻し動作において、シーケンス
プログラムを何回実行分戻すかの回数を示すものとする
。ステップＳ１４１２では、シーケンスプログラムメモ
リ３のアドレスカウンタの内容が零であるか否かを判定
し、零でなければステップＳ１４０５に戻り、零であれ
ば次のステップＳ１４１３に進む。ステップＳ１４１３
では戻りスキャン回数カウンタの内容を１を減じたもの
に変え、ステップＳ１４０５に戻る。

【００５６】ステップＳ１４１４では、戻し動作指令に
より指定された戻し番地とシーケンスプログラムメモリ
３のアドレスカウンタの内容と一致しているか否か判定
し、一致していなければステップＳ１４０５に戻り、一
致していれば戻し動作が終了したものとして終了ステッ
プＳ１４１５に進む。すなわち、戻しスキャン回数カウ
ンタの内容が零になるまで図１５においてステップＳ１
４０８→ステップＳ１４１１→ステップＳ１４１２→ス
テップＳ１４０５または、ステップＳ１４０８→ステッ
プＳ１４１１→ステップＳ１４１２→ステップＳ１４１
３→ステップＳ１４０５の径路を繰返し通過し、シーケ
ンスプログラムメモリ３のアドレスカウンタが零になる
度にステップＳ１４１３で戻りスキャン回数カウンタの
内容を１減じたものに変えてゆく。そして、ステップＳ
１４１１で戻りスキャン回数カウンタの内容が零になる
と、ステップＳ１４１４に進みステップＳ１４１４でシ
ーケンスプログラムメモリのアドレスカウンタの内容が
戻し動作指令により指定された戻し番地に一致したか判
定する。一致していなければ一致するまでステップＳ１
４０５に戻り一致すれば終了する。

【００５７】この実施例によれば、シーケンスプログラ
ムの複数回にわたる前の動作段階に戻すことができる他
、実施例３と同様の効果がある。

【００５８】実施例５．実施例１〜実施例４においては
、デバイスメモリ７の変化を検知するためにシステムプ
ログラムメモリ８に記憶されたシステムプログラム、ま
たは、ハードウェア回路のいずれかを用いるように特定
しているが、いずれを用いるようにしてもよい。

【００５９】

【発明の効果】この発明は、以上説明したように構成さ
れており、変化したデバイスメモリのアドレスおよび内
容を履歴的に順次デバイスメモリ変化記憶メモリに記憶
することにより、このデバイスメモリ変化記憶メモリの
内容にもとづきデバイスメモリの内容をシーケンスプロ
グラムの所定の動作段階の状態に設定し、この所定の動
作段階より動作の再開ができるので小容量のメモリで動
作再開可能段階数の多いデバグが容易なプログラマブル
コントローラを得ることができる効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１によるプログラマブルコン
トローラのブロック構成図である。

【図２】図１に示すプログラマブルコントローラの周辺
装置の動作フロー図である。

【図３】図１に示すプログラマブルコントローラのＰＣ
本体の動作フロー図である。

【図４】図１に示すプログラマブルコントローラのデバ
イスメモリに書換えがあったか否かの判定を行う動作の
フロー図である。

【図５】図１に示すプログラマブルコントローラのデバ
イスメモリおよびフラグメモリの内容の変化を示す図で
ある。

【図６】図５に示す動作を行うラダー言語の命令を示す
図である。

【図７】図１に示すプログラマブルコントローラのデバ
イスメモリ変化記憶メモリの内容を示す図である。

【図８】図１に示すプログラマブルコントローラの周辺
装置の動作フローを示す図である。

【図９】この発明の実施例２によるプログラマブルコン
トローラのラダー言語による命令を示す図である。

【図１０】この発明の実施例３によるプログラマブルコ
ントローラのブロック構成図である。

【図１１】図１０に示されるプログラマブルコントロー
ラのデバイスメモリ内容変化検知手段のブロック構成図
である。

【図１２】図１１に示されるデバイスメモリ内容変化検
知手段の動作タイミング図である。

【図１３】図１０に示されるプログラマブルコントロー
ラの割込動作を示す動作フロー図である。

【図１４】図１０に示されるプログラマブルコントロー
ラのデバイスメモリ変化記憶メモリの内容を示す図であ
る。

【図１５】図１０に示されるプログラマブルコントロー
ラのこの発明の実施例３によるＰＣ本体の動作フロー図
である。

【図１６】この発明の実施例４によるプログラマブルコ
ントローラのＰＣ本体の動作フロー図である。

【図１７】従来のプログラマブルコントローラのブロッ
ク構成図である。

【図１８】シーケンスプログラムの一例を示す図である
。

【図１９】従来の他のプログラマブルコントローラを示
すブロック構成図である。

【符号の説明】

６　　演算処理部 ７　　デバイスメモリ １２　　デバイスメモリ変化記憶メモリ１７　　デバイ
スメモリ変化検知手段 １８　　デバイスメモリ変化検知手段 １９　　デバイスメモリ内容設定手段 ２０　　デバイスメモリ内容設定手段

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　外部からの入力信号の状態と、外部へ
   出力する出力信号の状態と、シーケンスプログラムにも
   とづき演算処理する演算処理部の所定の処理の結果とが
   、それぞれ予め定めれたアドレスに記憶され、上記入力
   信号の状態、出力信号の状態、および、所定の処理の結
   果のいずれかが変化すると内容が変化するデバイスメモ
   リ、このデバイスメモリの内容の変化を検知するデバイ
   スメモリ変化検知手段、このデバイスメモリ変化検知手
   段の出力信号にもとづき変化した上記デバイスメモリの
   アドレスと、このアドレスに記憶された内容とを履歴的
   に順次記憶するデバイスメモリ変化記憶メモリ、このデ
   バイスメモリ変化記憶メモリの内容にもとづき上記デバ
   イスメモリの内容を上記シーケンスプログラムの所定の
   動作段階の状態に設定するデバイスメモリ内容設定手段
   、を備えたプログラマブルコントローラ。
2. 【請求項２】　　デバイスメモリ変化記憶メモリは、デ
   バイスメモリ変化検知手段の出力信号にもとづき変化し
   たデバイスメモリのアドレスおよび、このアドレスに記
   憶された内容とともに、シーケンスプログラムの実行番
   地を記憶することを特徴とする請求項第１項記載のプロ
   グラマブルコントローラ。
3. 【請求項３】　　デバイスメモリ変化記憶メモリは、デ
   バイスメモリ変化検知手段の出力信号にもとづき変化し
   たデバイスメモリのアドレスおよび、このアドレスに記
   憶された内容を予め設定した所定条件の成立毎に記憶す
   ることを特徴とする請求項第１項記載のプログラマブル
   コントローラ。