JPH04298076A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH04298076A JPH04298076A JP3086280A JP8628091A JPH04298076A JP H04298076 A JPH04298076 A JP H04298076A JP 3086280 A JP3086280 A JP 3086280A JP 8628091 A JP8628091 A JP 8628091A JP H04298076 A JPH04298076 A JP H04298076A
- Authority
- JP
- Japan
- Prior art keywords
- storage node
- film
- memory cell
- polycrystalline
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000015654 memory Effects 0.000 claims abstract description 31
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 238000003860 storage Methods 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 12
- 238000000059 patterning Methods 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052681 coesite Inorganic materials 0.000 description 6
- 229910052906 cristobalite Inorganic materials 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 229910052682 stishovite Inorganic materials 0.000 description 6
- 229910052905 tridymite Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本願の発明は、ＤＲＡＭと称され
ている半導体メモリに関するものである。
ている半導体メモリに関するものである。
【０００２】
【従来の技術】ＤＲＡＭにおいては、メモリセルからデ
ータを安定的に読み出したり、α線によるソフトエラー
を防止したりするために、十分なメモリセル容量を確保
する必要がある。一方、集積度を高めるためには、メモ
リセル面積を縮小する必要がある。
ータを安定的に読み出したり、α線によるソフトエラー
を防止したりするために、十分なメモリセル容量を確保
する必要がある。一方、集積度を高めるためには、メモ
リセル面積を縮小する必要がある。
【０００３】従って、小さなメモリセル面積で大きなメ
モリセル容量を確保する必要があり、そのためには、メ
モリセルを構成するキャパシタの記憶ノードを立体的に
形成して、メモリセル面積の割には記憶ノードの表面積
を大きくする必要がある。
モリセル容量を確保する必要があり、そのためには、メ
モリセルを構成するキャパシタの記憶ノードを立体的に
形成して、メモリセル面積の割には記憶ノードの表面積
を大きくする必要がある。
【０００４】この様に記憶ノードの表面積を大きくする
一つの方法として、膜厚の厚い導電膜を堆積させ、半導
体基板の表面に対して垂直な方向からイオンを入射させ
るＲＩＥによって、記憶ノードをパターニングしていた
。また、記憶ノードの表面積を大きくする別の方法とし
て、記憶ノードを複雑な立体形状にしていた。
一つの方法として、膜厚の厚い導電膜を堆積させ、半導
体基板の表面に対して垂直な方向からイオンを入射させ
るＲＩＥによって、記憶ノードをパターニングしていた
。また、記憶ノードの表面積を大きくする別の方法とし
て、記憶ノードを複雑な立体形状にしていた。
【０００５】
【発明が解決しようとする課題】ところが、記憶ノード
用の導電膜の膜厚を厚くしても、半導体基板の表面に対
して垂直な方向からイオンを入射させるＲＩＥによって
パターニングを行うと、記憶ノードの表面積の増加は最
小である。また、記憶ノードを複雑な立体形状にするた
めには、多くの工程を必要とし、歩留も低下する。従っ
て、従来の半導体メモリでは、容易には高集積化を実現
することができなかった。
用の導電膜の膜厚を厚くしても、半導体基板の表面に対
して垂直な方向からイオンを入射させるＲＩＥによって
パターニングを行うと、記憶ノードの表面積の増加は最
小である。また、記憶ノードを複雑な立体形状にするた
めには、多くの工程を必要とし、歩留も低下する。従っ
て、従来の半導体メモリでは、容易には高集積化を実現
することができなかった。
【０００６】
【課題を解決するための手段】請求項１の半導体メモリ
では、キャパシタの記憶ノード１１の側面が半導体基板
の表面に対して傾斜している。請求項２の半導体メモリ
では、キャパシタの記憶ノード１１の少なくとも一つの
面に凹部１４〜１６が設けられている。
では、キャパシタの記憶ノード１１の側面が半導体基板
の表面に対して傾斜している。請求項２の半導体メモリ
では、キャパシタの記憶ノード１１の少なくとも一つの
面に凹部１４〜１６が設けられている。
【０００７】
【作用】請求項１の半導体メモリでは、記憶ノード１１
の側面が半導体基板の表面に対して垂直である場合に比
べて、記憶ノード１１の表面積が広い。しかも、側面を
傾斜させるためには、ＲＩＥの方向を傾斜させるだけで
よく、追加的な工程が不要である。
の側面が半導体基板の表面に対して垂直である場合に比
べて、記憶ノード１１の表面積が広い。しかも、側面を
傾斜させるためには、ＲＩＥの方向を傾斜させるだけで
よく、追加的な工程が不要である。
【０００８】請求項２の半導体メモリでは、記憶ノード
１１に凹部１４〜１６が設けられていない場合に比べて
、記憶ノード１１の表面積が広い。しかも、凹部１４〜
１６は切り欠きによって形成することができ、追加的な
工程が簡易である。
１１に凹部１４〜１６が設けられていない場合に比べて
、記憶ノード１１の表面積が広い。しかも、凹部１４〜
１６は切り欠きによって形成することができ、追加的な
工程が簡易である。
【０００９】
【実施例】以下、本願の発明の第１〜第３実施例を、図
１〜４を参照しながら説明する。
１〜４を参照しながら説明する。
【００１０】図１は、第１実施例におけるメモリセルを
構成しているキャパシタの記憶ノードの形成工程を示し
ている。この形成工程では、記憶ノードを形成するため
の導電膜、つまり不純物をドープした多結晶Ｓｉ膜１１
を堆積させた後、この多結晶Ｓｉ膜１１上にレジスト１
２を塗布する。
構成しているキャパシタの記憶ノードの形成工程を示し
ている。この形成工程では、記憶ノードを形成するため
の導電膜、つまり不純物をドープした多結晶Ｓｉ膜１１
を堆積させた後、この多結晶Ｓｉ膜１１上にレジスト１
２を塗布する。
【００１１】そして、リソグラフィによってレジスト１
２を各メモリセル毎の記憶ノードのパターンに加工し、
このレジスト１２をマスクにして、半導体基板の表面に
対して傾斜した方向からイオン１３を入射させるＲＩＥ
によって、多結晶Ｓｉ膜１１をパターニングする。
２を各メモリセル毎の記憶ノードのパターンに加工し、
このレジスト１２をマスクにして、半導体基板の表面に
対して傾斜した方向からイオン１３を入射させるＲＩＥ
によって、多結晶Ｓｉ膜１１をパターニングする。
【００１２】この様にして多結晶Ｓｉ膜１１から成る記
憶ノードを形成すると、記憶ノードの側面が半導体基板
の表面に対して傾斜している。このため、半導体基板の
表面に対して垂直な方向からイオン１３を入射させるＲ
ＩＥによって記憶ノードをパターニングした場合に比べ
て、記憶ノードの表面積が広い。
憶ノードを形成すると、記憶ノードの側面が半導体基板
の表面に対して傾斜している。このため、半導体基板の
表面に対して垂直な方向からイオン１３を入射させるＲ
ＩＥによって記憶ノードをパターニングした場合に比べ
て、記憶ノードの表面積が広い。
【００１３】しかも、記憶ノードを各メモリセルに対応
させる様にパターニングすることは元々必要な工程であ
り、既述の従来例に比べてＲＩＥの方向を変更している
だけである。従って、追加的な工程を必要とすることな
く、メモリセル容量を大きくすることができる。
させる様にパターニングすることは元々必要な工程であ
り、既述の従来例に比べてＲＩＥの方向を変更している
だけである。従って、追加的な工程を必要とすることな
く、メモリセル容量を大きくすることができる。
【００１４】図２は、第２実施例における記憶ノードを
示している。この記憶ノードは、多結晶Ｓｉ膜１１を各
メモリセルに対応させる様にパターニングし、更にこの
多結晶Ｓｉ膜１１にその上面を横断する溝１４を穿つこ
とによって形成されている。
示している。この記憶ノードは、多結晶Ｓｉ膜１１を各
メモリセルに対応させる様にパターニングし、更にこの
多結晶Ｓｉ膜１１にその上面を横断する溝１４を穿つこ
とによって形成されている。
【００１５】この様な記憶ノードでは、多結晶Ｓｉ膜１
１が単に各メモリセルに対応する様にパターニングされ
ている場合に比べて、溝１４の内面に略匹敵する面積だ
け表面積が広い。しかも、溝１４は多結晶Ｓｉ膜１１を
各メモリセルに対応させる様にパターニングした後の簡
単なエッチングによって形成することができるので、追
加的な工程が簡易である。
１が単に各メモリセルに対応する様にパターニングされ
ている場合に比べて、溝１４の内面に略匹敵する面積だ
け表面積が広い。しかも、溝１４は多結晶Ｓｉ膜１１を
各メモリセルに対応させる様にパターニングした後の簡
単なエッチングによって形成することができるので、追
加的な工程が簡易である。
【００１６】図３は、第３実施例における記憶ノードを
示している。この記憶ノードでは、四角錐台に近い形状
の多結晶Ｓｉ膜１１の上面に直方体の凹部１５が設けら
れており、更にこの凹部１５の２つの頂点の位置に溝１
６が設けられている。この様な記憶ノードでは、図２に
示した第２実施例における記憶ノードよりも更に表面積
が広い。
示している。この記憶ノードでは、四角錐台に近い形状
の多結晶Ｓｉ膜１１の上面に直方体の凹部１５が設けら
れており、更にこの凹部１５の２つの頂点の位置に溝１
６が設けられている。この様な記憶ノードでは、図２に
示した第２実施例における記憶ノードよりも更に表面積
が広い。
【００１７】図４は、図３に示した第３実施例における
記憶ノードの形成工程を示している。この形成工程では
、図４（ａ）に示す様に、不純物をドープした多結晶Ｓ
ｉ膜１１ａとＳｉＯ２ 膜１７とを連続的に堆積させた
後、これらのＳｉＯ２ 膜１７と多結晶Ｓｉ膜１１ａと
を各メモリセルに対応させる様に連続的にパターニング
する。
記憶ノードの形成工程を示している。この形成工程では
、図４（ａ）に示す様に、不純物をドープした多結晶Ｓ
ｉ膜１１ａとＳｉＯ２ 膜１７とを連続的に堆積させた
後、これらのＳｉＯ２ 膜１７と多結晶Ｓｉ膜１１ａと
を各メモリセルに対応させる様に連続的にパターニング
する。
【００１８】その後、不純物をドープした多結晶Ｓｉ膜
１１ｂを全面に堆積させる。そして、この多結晶Ｓｉ膜
１１ｂの全面をエッチバックすることによって、多結晶
Ｓｉ膜１１ａ及びＳｉＯ２ 膜１７の周囲の側面に、多
結晶Ｓｉ膜１１ｂから成る側壁を形成する。
１１ｂを全面に堆積させる。そして、この多結晶Ｓｉ膜
１１ｂの全面をエッチバックすることによって、多結晶
Ｓｉ膜１１ａ及びＳｉＯ２ 膜１７の周囲の側面に、多
結晶Ｓｉ膜１１ｂから成る側壁を形成する。
【００１９】次に、ＳｉＯ２ 膜１７の上面の対角線の
方向へ延びる開口を有する様にレジスト（図示せず）を
パターニングし、このレジストとＳｉＯ２ 膜１７とを
マスクにして多結晶Ｓｉ膜１１ｂをＲＩＥすることによ
って、図４（ｂ）に示す様に、多結晶Ｓｉ膜１１ｂに溝
１６を穿つ。
方向へ延びる開口を有する様にレジスト（図示せず）を
パターニングし、このレジストとＳｉＯ２ 膜１７とを
マスクにして多結晶Ｓｉ膜１１ｂをＲＩＥすることによ
って、図４（ｂ）に示す様に、多結晶Ｓｉ膜１１ｂに溝
１６を穿つ。
【００２０】その後、ウエットエッチングによってＳｉ
Ｏ２ 膜１７を除去すると、図３に示した第３実施例に
おける記憶ノードが得られる。
Ｏ２ 膜１７を除去すると、図３に示した第３実施例に
おける記憶ノードが得られる。
【００２１】この様な形成工程では、ＳｉＯ２ 膜１７
と多結晶Ｓｉ膜１１ａとを各メモリセルに対応させる様
にパターニングした後に必要なマスク工程は、溝１６を
形成するためのものだけである。従って、簡易な追加工
程によって、メモリセル容量を大幅に増加させることが
できる。
と多結晶Ｓｉ膜１１ａとを各メモリセルに対応させる様
にパターニングした後に必要なマスク工程は、溝１６を
形成するためのものだけである。従って、簡易な追加工
程によって、メモリセル容量を大幅に増加させることが
できる。
【００２２】
【発明の効果】請求項１及び２の何れの半導体メモリで
も、メモリセル面積が同じであれば記憶ノードの表面積
が広くてメモリセル容量が大きいにも拘らず、製造に際
して追加的な工程が不要かまたは簡易である。従って、
高集積化を容易に実現することができる。
も、メモリセル面積が同じであれば記憶ノードの表面積
が広くてメモリセル容量が大きいにも拘らず、製造に際
して追加的な工程が不要かまたは簡易である。従って、
高集積化を容易に実現することができる。
【図１】本願の発明の第１実施例における記憶ノードの
形成工程を示す側断面図である。
形成工程を示す側断面図である。
【図２】第２実施例における記憶ノードの斜視図である
。
。
【図３】第３実施例における記憶ノードの斜視図である
。
。
【図４】第３実施例における記憶ノードの形成工程を順
次に示す斜視図である。
次に示す斜視図である。
１１ 多結晶Ｓｉ膜
１４ 溝
１５ 凹部
１６ 溝
Claims (2)
- 【請求項１】トランジスタとキャパシタとでメモリセル
が構成されている半導体メモリにおいて、前記キャパシ
タの記憶ノードの側面が半導体基板の表面に対して傾斜
している半導体メモリ。 - 【請求項２】トランジスタとキャパシタとでメモリセル
が構成されている半導体メモリにおいて、前記キャパシ
タの記憶ノードの少なくとも一つの面に凹部が設けられ
ている半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086280A JPH04298076A (ja) | 1991-03-26 | 1991-03-26 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086280A JPH04298076A (ja) | 1991-03-26 | 1991-03-26 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298076A true JPH04298076A (ja) | 1992-10-21 |
Family
ID=13882419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086280A Pending JPH04298076A (ja) | 1991-03-26 | 1991-03-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04298076A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7390740B2 (en) * | 2004-09-02 | 2008-06-24 | Micron Technology, Inc. | Sloped vias in a substrate, spring-like contacts, and methods of making |
-
1991
- 1991-03-26 JP JP3086280A patent/JPH04298076A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7390740B2 (en) * | 2004-09-02 | 2008-06-24 | Micron Technology, Inc. | Sloped vias in a substrate, spring-like contacts, and methods of making |
| US7928579B2 (en) | 2004-09-02 | 2011-04-19 | Micron Technology, Inc. | Devices including sloped vias in a substrate and devices including spring-like deflecting contacts |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3535662B2 (ja) | サブリソグラフ式エッチングマスクの製造方法 | |
| EP0317199B1 (en) | Layer structure of a memory cell for a dynamic random access memory device and method for producing the same | |
| JP2502446B2 (ja) | トレンチ・コンデンサを備えた半導体メモリ素子を製造する方法 | |
| JP2003203993A (ja) | 半導体記憶装置及びその製造方法 | |
| US5491356A (en) | Capacitor structures for dynamic random access memory cells | |
| JPH0294471A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH02312269A (ja) | 半導体記憶装置およびその製造方法 | |
| JP3222944B2 (ja) | Ｄｒａｍセルのキャパシタの製造方法 | |
| WO2022205687A1 (zh) | 半导体结构的制备方法及半导体结构 | |
| JP2682509B2 (ja) | 半導体装置の製造方法 | |
| JPH0496272A (ja) | 高集積半導体メモリ装置及びその製造方法 | |
| JPH0697682B2 (ja) | 半導体装置の製造方法 | |
| JP3020257B2 (ja) | 半導体記憶装置の製造方法 | |
| WO2023000657A1 (zh) | 半导体结构及其制备方法 | |
| JPH04298076A (ja) | 半導体メモリ | |
| JP4031852B2 (ja) | 半導体集積回路の製造方法 | |
| JP2825759B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2783268B2 (ja) | 円筒型スタックト・キャパシタ型セルの製造方法 | |
| JP3285093B2 (ja) | 半導体メモリ及びその製造方法 | |
| JP2841057B2 (ja) | Ｄｒａｍセルのキャパシタ製造方法 | |
| JPS63318152A (ja) | ダイナミツクランダムアクセスメモリ | |
| KR950005467B1 (ko) | 반도체 소자의 스택 캐패시터 제조방법 | |
| JP2893913B2 (ja) | 半導体メモリ | |
| JPH03265168A (ja) | 半導体メモリ | |
| JPS60106163A (ja) | 半導体装置の製造方法 |