JP2502446B2 - トレンチ・コンデンサを備えた半導体メモリ素子を製造する方法 - Google Patents
トレンチ・コンデンサを備えた半導体メモリ素子を製造する方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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- Y10S438/942—Masking
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Description
【０００１】
【産業上の利用分野】本発明は、トレンチ・メモリ・コ
ンデンサを備えた種類の半導体メモリ素子の製造に関
し、さらに具体的には、トレンチ・メモリ・コンデンサ
の表面積が拡大した半導体メモリ素子に関するものであ
る。
ンデンサを備えた種類の半導体メモリ素子の製造に関
し、さらに具体的には、トレンチ・メモリ・コンデンサ
の表面積が拡大した半導体メモリ素子に関するものであ
る。
【０００２】
【従来の技術】米国特許第４５５７３９５号明細書は、
トレンチ・メモリ・コンデンサを有する半導体メモリ素
子の製造方法を開示している。上記特許によれば、素子
形成領域と素子分離領域とから形成される半導体基板の
素子形成領域に第１のマスクを形成する。第１のマスク
とは異なる材料で形成される膜を付着し、それを異方性
ドライ・エッチングによってエッチングして、第１のマ
スクを取り囲む第２のマスクを残す。第１および第２の
マスクをエッチング・マスクとして使って半導体基板を
選択的にエッチングし、素子分離領域に第１の溝を形成
する。第１の溝に絶縁膜を埋め込む。少なくとも素子形
成領域内の上記メモリ・コンデンサ形成領域の上方に形
成された第１のマスクの一部をエッチングによって除去
して、メモリ・コンデンサ形成領域以外の部分に第３の
マスクを形成する。第２および第３のマスクと、第１の
溝に埋め込まれた絶縁膜をエッチング・マスクとして使
って半導体基板を選択的にエッチングして、それぞれの
メモリ・コンデンサ形成領域に第２の溝を形成する。第
１の溝と第２の溝の間隔は、第２のマスクによって自己
位置合せで画定される。ゲート絶縁膜を介して第２の溝
中にコンデンサ電極を形成する。
トレンチ・メモリ・コンデンサを有する半導体メモリ素
子の製造方法を開示している。上記特許によれば、素子
形成領域と素子分離領域とから形成される半導体基板の
素子形成領域に第１のマスクを形成する。第１のマスク
とは異なる材料で形成される膜を付着し、それを異方性
ドライ・エッチングによってエッチングして、第１のマ
スクを取り囲む第２のマスクを残す。第１および第２の
マスクをエッチング・マスクとして使って半導体基板を
選択的にエッチングし、素子分離領域に第１の溝を形成
する。第１の溝に絶縁膜を埋め込む。少なくとも素子形
成領域内の上記メモリ・コンデンサ形成領域の上方に形
成された第１のマスクの一部をエッチングによって除去
して、メモリ・コンデンサ形成領域以外の部分に第３の
マスクを形成する。第２および第３のマスクと、第１の
溝に埋め込まれた絶縁膜をエッチング・マスクとして使
って半導体基板を選択的にエッチングして、それぞれの
メモリ・コンデンサ形成領域に第２の溝を形成する。第
１の溝と第２の溝の間隔は、第２のマスクによって自己
位置合せで画定される。ゲート絶縁膜を介して第２の溝
中にコンデンサ電極を形成する。
【０００３】米国特許第４９０５０６５号明細書は、１
μｍ以下の間隔でディープ・トレンチ・コンデンサを分
離するための新規な二重エピタキシアル構造を開示して
いる。この構造は、より強くドープされたより厚い下部
エピタキシアル層の上に軽くドープされた薄い上部エピ
タキシアル層を備える。低抵抗率の下部エピタキシアル
層は、任意の深さのトレンチ・コンデンサを分離するた
めのものである。高抵抗率の上部エピタキシアル層は、
ＣＭＯＳ表面用に使用され、コンデンサを取り囲む中心
領域でトレンチ・コンデンサを分離するためにほぼ均一
な濃度が得られるように選択的にドープすることができ
る。１μｍの間隔でのディープ・トレンチ間の分離が、
４メガビット以上のＤＲＡＭ集積レベルに適用可能であ
ることが実証された。
μｍ以下の間隔でディープ・トレンチ・コンデンサを分
離するための新規な二重エピタキシアル構造を開示して
いる。この構造は、より強くドープされたより厚い下部
エピタキシアル層の上に軽くドープされた薄い上部エピ
タキシアル層を備える。低抵抗率の下部エピタキシアル
層は、任意の深さのトレンチ・コンデンサを分離するた
めのものである。高抵抗率の上部エピタキシアル層は、
ＣＭＯＳ表面用に使用され、コンデンサを取り囲む中心
領域でトレンチ・コンデンサを分離するためにほぼ均一
な濃度が得られるように選択的にドープすることができ
る。１μｍの間隔でのディープ・トレンチ間の分離が、
４メガビット以上のＤＲＡＭ集積レベルに適用可能であ
ることが実証された。
【０００４】米国特許第４８５９６２２号明細書は、２
本または３本のトレンチを、トレンチに面するシリコン
基板内に形成した構造を開示している。上記特許によれ
ば、導体層の表面にトレンチに面して絶縁用の酸化膜を
形成する。トレンチをポリシリコンで充填すると、導体
層とポリシリコンが酸化膜を介してコンデンサを構成す
る。このコンデンサは２本または３本のトレンチを有す
るので、素子の平面領域を増やすことなく、コンデンサ
のキャパシタンス値を増大させるのに十分な大きな実効
面積を得ることができる。導体層およびポリシリコンを
ケイ化物層を介してアルミニウム相互接続層に接続する
と、他の集積回路に接続できるようになる。
本または３本のトレンチを、トレンチに面するシリコン
基板内に形成した構造を開示している。上記特許によれ
ば、導体層の表面にトレンチに面して絶縁用の酸化膜を
形成する。トレンチをポリシリコンで充填すると、導体
層とポリシリコンが酸化膜を介してコンデンサを構成す
る。このコンデンサは２本または３本のトレンチを有す
るので、素子の平面領域を増やすことなく、コンデンサ
のキャパシタンス値を増大させるのに十分な大きな実効
面積を得ることができる。導体層およびポリシリコンを
ケイ化物層を介してアルミニウム相互接続層に接続する
と、他の集積回路に接続できるようになる。
【０００５】米国特許第４７３７４７０号明細書は、半
導体基板内に形成された３次元半導体構造に関するもの
であり、基板表面上、ならびにある角度で基板に形成さ
れた、表面方向に延びる溝内に、能動および受動電気部
品が形成される。基板表面は基板材料の所定の結晶平面
内にあるように設計され、溝はこの平面から所定の結晶
方向に延びる。これは配向依存性エッチングによって実
現される。
導体基板内に形成された３次元半導体構造に関するもの
であり、基板表面上、ならびにある角度で基板に形成さ
れた、表面方向に延びる溝内に、能動および受動電気部
品が形成される。基板表面は基板材料の所定の結晶平面
内にあるように設計され、溝はこの平面から所定の結晶
方向に延びる。これは配向依存性エッチングによって実
現される。
【０００６】米国特許第４６５０５４４号明細書は、通
常の集積回路工程を使ってリソグラフィ以下の寸法を有
する基板マスクを形成することにより、浅いコンデンサ
・セルを形成した構造を開示している。このマスクを使
って、基板内に多数の溝またはトレンチをエッチングす
る。次に溝内にコンデンサの誘電体層およびプレートを
形成する。
常の集積回路工程を使ってリソグラフィ以下の寸法を有
する基板マスクを形成することにより、浅いコンデンサ
・セルを形成した構造を開示している。このマスクを使
って、基板内に多数の溝またはトレンチをエッチングす
る。次に溝内にコンデンサの誘電体層およびプレートを
形成する。
【０００７】米国特許第４８４９８５４号明細書は、２
本ないし３本のトレンチをシリコン基板内に形成し、シ
リコン基板内にトレンチに面して導電層を形成した構造
を教示している。トレンチに面して導電層の表面上に絶
縁用酸化膜を形成する。トレンチをポリシリコンで充填
すると、導電層とポリシリコンが酸化膜を介してコンデ
ンサを構成する。このコンデンサは２本または３本のト
レンチを有するので、素子の平面領域を増やすことな
く、コンデンサのキャパシタンス値を増大させるのに十
分な大きな実効面積を得ることができる。導電層および
ポリシリコンをケイ化物層を介してアルミニウム相互接
続層に接続すると、他の集積回路に接続できるようにな
る。
本ないし３本のトレンチをシリコン基板内に形成し、シ
リコン基板内にトレンチに面して導電層を形成した構造
を教示している。トレンチに面して導電層の表面上に絶
縁用酸化膜を形成する。トレンチをポリシリコンで充填
すると、導電層とポリシリコンが酸化膜を介してコンデ
ンサを構成する。このコンデンサは２本または３本のト
レンチを有するので、素子の平面領域を増やすことな
く、コンデンサのキャパシタンス値を増大させるのに十
分な大きな実効面積を得ることができる。導電層および
ポリシリコンをケイ化物層を介してアルミニウム相互接
続層に接続すると、他の集積回路に接続できるようにな
る。
【０００８】米国特許第４９２００６５号明細書は、一
般にダイナミック・ランダム・アクセス・メモリ・アレ
イに関し、さらに詳細には超高密度ダイナミック・ラン
ダム・アクセス・メモリ・アレイに関するものである。
この特許はまた、複数のエッチング・ステップおよび再
充填ステップを使ってそのようなアレイを製造する方法
にも関する。これらのステップは、絶縁溝を形成する際
の重要なステップである差動エッチング・ステップを含
み、絶縁溝自体は一素子型メモリ・セルの隣接するトラ
ンスファ素子の１対の電界効果トランジスタ・ゲートを
保持するようになっている。この差動エッチング・ステ
ップによって、隔置された素子領域と、メモリ・セルを
隔てるトレンチ間における高さの低い絶縁領域が得られ
る。結果として得られる構造は、複数列の垂直に配列さ
れた電界効果トランジスタを含み、基板は、各一素子型
メモリ・セルの絶縁されたドレイン領域を取り囲む対電
極として有効に働く。
般にダイナミック・ランダム・アクセス・メモリ・アレ
イに関し、さらに詳細には超高密度ダイナミック・ラン
ダム・アクセス・メモリ・アレイに関するものである。
この特許はまた、複数のエッチング・ステップおよび再
充填ステップを使ってそのようなアレイを製造する方法
にも関する。これらのステップは、絶縁溝を形成する際
の重要なステップである差動エッチング・ステップを含
み、絶縁溝自体は一素子型メモリ・セルの隣接するトラ
ンスファ素子の１対の電界効果トランジスタ・ゲートを
保持するようになっている。この差動エッチング・ステ
ップによって、隔置された素子領域と、メモリ・セルを
隔てるトレンチ間における高さの低い絶縁領域が得られ
る。結果として得られる構造は、複数列の垂直に配列さ
れた電界効果トランジスタを含み、基板は、各一素子型
メモリ・セルの絶縁されたドレイン領域を取り囲む対電
極として有効に働く。
【０００９】米国特許第５０１３６８０号明細書は、５
つのフォトマスク・ステップのみを使って、使用するフ
ォトリソグラフィ工程の解像度限界を超えるフィーチャ
幅を有するＤＲＡＭアレイを作成する方法を開示してい
る。この方法は、シリコン基板内に等距離間隔の一連の
分離トレンチをエッチングするために使用される半ピッ
チの硬質材料のマスクを作成するステップと、分離トレ
ンチを絶縁材料で充填するステップと、幅１／２Ｆのス
ペースで分離された、幅１〜１／２Ｆのストリップから
成り、記憶トレンチのマトリックスをエッチングするた
めに使用される、硬質材料のマスクを作成するステップ
と、記憶トレンチの面にＮ型不純物を傾斜注入するステ
ップと、記憶トレンチを深くするためにもう一度異方性
エッチングを行うステップと、コンデンサ誘電体層を付
着するステップと、誘電体層の上部に保護ポリシリコン
層を付着するステップと、もう一度異方性エッチングに
よって各記憶トレンチの底部から誘電体層および保護ポ
リシリコン層を除去するステップと、その場でドープさ
れたポリシリコンで記憶トレンチを充填し、基板レベル
まで平坦化するステップと、各記憶トレンチの両側にア
クセス・ゲートを作成するステップとを含む。
つのフォトマスク・ステップのみを使って、使用するフ
ォトリソグラフィ工程の解像度限界を超えるフィーチャ
幅を有するＤＲＡＭアレイを作成する方法を開示してい
る。この方法は、シリコン基板内に等距離間隔の一連の
分離トレンチをエッチングするために使用される半ピッ
チの硬質材料のマスクを作成するステップと、分離トレ
ンチを絶縁材料で充填するステップと、幅１／２Ｆのス
ペースで分離された、幅１〜１／２Ｆのストリップから
成り、記憶トレンチのマトリックスをエッチングするた
めに使用される、硬質材料のマスクを作成するステップ
と、記憶トレンチの面にＮ型不純物を傾斜注入するステ
ップと、記憶トレンチを深くするためにもう一度異方性
エッチングを行うステップと、コンデンサ誘電体層を付
着するステップと、誘電体層の上部に保護ポリシリコン
層を付着するステップと、もう一度異方性エッチングに
よって各記憶トレンチの底部から誘電体層および保護ポ
リシリコン層を除去するステップと、その場でドープさ
れたポリシリコンで記憶トレンチを充填し、基板レベル
まで平坦化するステップと、各記憶トレンチの両側にア
クセス・ゲートを作成するステップとを含む。
【００１０】
【発明が解決しようとする課題】本発明の目的は、表面
積を増大させるため、トレンチ内部に複数のピラーを有
するＤＲＡＭトレンチ・コンデンサを製造する方法を提
供することである。本明細書に開示する方法は、リソグ
ラフィ・マスキングとポリ層および窒化物層のエッチン
グに基づくものである。
積を増大させるため、トレンチ内部に複数のピラーを有
するＤＲＡＭトレンチ・コンデンサを製造する方法を提
供することである。本明細書に開示する方法は、リソグ
ラフィ・マスキングとポリ層および窒化物層のエッチン
グに基づくものである。
【００１１】本発明の他の目的は、リソグラフィ・マス
クを使用せずに、ランダムに配置された複数のピラーが
トレンチ内部に置かれた、トレンチ・コンデンサの表面
積を拡大する方法を提供することである。
クを使用せずに、ランダムに配置された複数のピラーが
トレンチ内部に置かれた、トレンチ・コンデンサの表面
積を拡大する方法を提供することである。
【００１２】
【課題を解決するための手段】本発明は、表面積が拡大
したトレンチ・コンデンサを備えた半導体メモリ素子を
製造する方法であり、次のステップを含む。 １）半導体基板表面上に第１の材料層（１２、１４、１
６）を形成するステップと、 ２）上記第１の材料層上に、不規則な表面パターンを有
する最上層（２２）、上記不規則な表面パターンが複写
される複写層（２０）および上記複写層のパターンが複
写されるピラー・マスク形成層（１８）を含む、第２の
複数の積層された材料層を形成するステップ（図６）、 ３）上記不規則な表面パターンに従って上記最上層（２
２）の選択された領域をエッチングし、上記最上層のエ
ッチングされたパターンに従って上記複写層を部分的に
エッチングして、上記最上層の不規則な表面パターン
を、上記複写層（２０）のエッチングされた表面に複写
するステップ（図７）、 ４）上記ピラー・マスク形成層（１８）を上記複写層よ
りも速くエッチングする選択的エッチング剤で上記複写
層（２０）および上記ピラー・マスク形成層（１８）を
方向性エッチングして、上記ピラー・マスク形成層から
ピラー（図８の１８）を形成するステップ、 ５）上記ピラーをマスクとして用いて上記第１の材料層
をエッチングし、上記基板の表面上に、ピラー構造体を
形成するステップ（図９）、 ６）上記ピラー構造体をマスクとして用いて上記基板を
エッチングし、上記基板にトレンチを形成するステップ
（図１０）、 ７）上記トレンチの内部表面を誘電体層（図１の２６）
で被覆するステップ、および ８）上記誘電体層で被覆された上記トレンチ内にコンデ
ンサ電極材料（２８）を付着させるステップ。
したトレンチ・コンデンサを備えた半導体メモリ素子を
製造する方法であり、次のステップを含む。 １）半導体基板表面上に第１の材料層（１２、１４、１
６）を形成するステップと、 ２）上記第１の材料層上に、不規則な表面パターンを有
する最上層（２２）、上記不規則な表面パターンが複写
される複写層（２０）および上記複写層のパターンが複
写されるピラー・マスク形成層（１８）を含む、第２の
複数の積層された材料層を形成するステップ（図６）、 ３）上記不規則な表面パターンに従って上記最上層（２
２）の選択された領域をエッチングし、上記最上層のエ
ッチングされたパターンに従って上記複写層を部分的に
エッチングして、上記最上層の不規則な表面パターン
を、上記複写層（２０）のエッチングされた表面に複写
するステップ（図７）、 ４）上記ピラー・マスク形成層（１８）を上記複写層よ
りも速くエッチングする選択的エッチング剤で上記複写
層（２０）および上記ピラー・マスク形成層（１８）を
方向性エッチングして、上記ピラー・マスク形成層から
ピラー（図８の１８）を形成するステップ、 ５）上記ピラーをマスクとして用いて上記第１の材料層
をエッチングし、上記基板の表面上に、ピラー構造体を
形成するステップ（図９）、 ６）上記ピラー構造体をマスクとして用いて上記基板を
エッチングし、上記基板にトレンチを形成するステップ
（図１０）、 ７）上記トレンチの内部表面を誘電体層（図１の２６）
で被覆するステップ、および ８）上記誘電体層で被覆された上記トレンチ内にコンデ
ンサ電極材料（２８）を付着させるステップ。
【００１３】
【実施例】トレンチ記憶コンデンサを有するＤＲＡＭ等
の半導体メモリの密度が増大するにつれて、単位面積当
りのキャパシタンスを増大させる必要性が一層強くなっ
てきた。スタック式コンデンサＤＲＡＭ用に提案された
ある既知の方法は、粗面化ポリシリコンを使用してい
る。これにより表面積は約２倍になる。表面積を２倍に
増やすことは望ましいことではあるが、複雑な３次元構
造を導入することなく所期の密度を実現するには十分で
はない。
の半導体メモリの密度が増大するにつれて、単位面積当
りのキャパシタンスを増大させる必要性が一層強くなっ
てきた。スタック式コンデンサＤＲＡＭ用に提案された
ある既知の方法は、粗面化ポリシリコンを使用してい
る。これにより表面積は約２倍になる。表面積を２倍に
増やすことは望ましいことではあるが、複雑な３次元構
造を導入することなく所期の密度を実現するには十分で
はない。
【００１４】図１に示すように、リソグラフィ・マスク
を使用することなく、ランダムに配置された複数のピラ
ーがトレンチの内部に置かれた、本発明によるトレンチ
・コンデンサの表面積を拡大する新規な方法が開示され
ている。本発明では、ＲＩＥによる表面形状フィーチャ
増強（Topographic Feature Enhancement by ＲＩＥ、
略してＴＯＦＥＲ）法と呼ばれる方法を使用する。ＴＯ
ＦＥＲでは、ポリシリコンの上面にある窒化物層上に大
粒子ポリシリコンの薄い層を付着する。大粒子ポリシリ
コンの表面形状フィーチャをまずＲＩＥによって窒化物
中に複写する。次に、窒化物中のフィーチャを、ポリシ
リコンに有利な選択性を有するＲＩＥによってポリシリ
コン中に転写する。転写中に、窒化物中のフィーチャ
が、選択性によって与えられる倍率で垂直方向に増強さ
れる。
を使用することなく、ランダムに配置された複数のピラ
ーがトレンチの内部に置かれた、本発明によるトレンチ
・コンデンサの表面積を拡大する新規な方法が開示され
ている。本発明では、ＲＩＥによる表面形状フィーチャ
増強（Topographic Feature Enhancement by ＲＩＥ、
略してＴＯＦＥＲ）法と呼ばれる方法を使用する。ＴＯ
ＦＥＲでは、ポリシリコンの上面にある窒化物層上に大
粒子ポリシリコンの薄い層を付着する。大粒子ポリシリ
コンの表面形状フィーチャをまずＲＩＥによって窒化物
中に複写する。次に、窒化物中のフィーチャを、ポリシ
リコンに有利な選択性を有するＲＩＥによってポリシリ
コン中に転写する。転写中に、窒化物中のフィーチャ
が、選択性によって与えられる倍率で垂直方向に増強さ
れる。
【００１５】ＴＯＦＥＲ法は、潜在的に、スタック式コ
ンデンサの表面積を拡大するため、またはトレンチの内
部に複数のピラーを作成するためのマスクとして使用す
ることが可能である。この方法は２つの異なる層の反応
性イオン・エッチング（ＲＩＥ）速度の差を利用して第
１の層の表面形状フィーチャを増強し、増強されたフィ
ーチャを第２の層に転写して、第２の層におけるフィー
チャの高さの差を拡大する。
ンデンサの表面積を拡大するため、またはトレンチの内
部に複数のピラーを作成するためのマスクとして使用す
ることが可能である。この方法は２つの異なる層の反応
性イオン・エッチング（ＲＩＥ）速度の差を利用して第
１の層の表面形状フィーチャを増強し、増強されたフィ
ーチャを第２の層に転写して、第２の層におけるフィー
チャの高さの差を拡大する。
【００１６】ＴＯＦＥＲの概念は図２、３、４および５
にさらに詳しく記述されている。図２および３に示すよ
うに、半径１０ｎｍの窒化シリコンの半球状バンプがポ
リシリコン層の上面にあるものと仮定する。窒化物に対
して１０：１の選択性を有する優先的ポリシリコン・エ
ッチング・ガス混合物中で反応性イオン・エッチングを
施すと、バンプの縁部に近い薄い窒化物が中央部分より
も速く除去される。したがって、縁部の下側のポリシリ
コンは中央の部分よりも長時間エッチングされる。その
結果得られる形状は、表面積と高さが増大した半回転楕
円体である。
にさらに詳しく記述されている。図２および３に示すよ
うに、半径１０ｎｍの窒化シリコンの半球状バンプがポ
リシリコン層の上面にあるものと仮定する。窒化物に対
して１０：１の選択性を有する優先的ポリシリコン・エ
ッチング・ガス混合物中で反応性イオン・エッチングを
施すと、バンプの縁部に近い薄い窒化物が中央部分より
も速く除去される。したがって、縁部の下側のポリシリ
コンは中央の部分よりも長時間エッチングされる。その
結果得られる形状は、表面積と高さが増大した半回転楕
円体である。
【００１７】図４および図５は、ＴＯＦＥＲ法のシュミ
レートされたプロフィールを示す。厚み３０ｎｍの大粒
子ポリシリコン層（ＬＧポリシリコン）（バンプの半径
１０ｎｍ）を、ポリシリコン層の上面にある厚み３０ｎ
ｍの窒化シリコン層上に付着する。そのプロフィール
は、図４では一番上の実線の曲線で示されている。ポリ
シリコンのプロフィールをＣＦ4によって窒化物層に転
写する（上から３番目の曲線として示される）。このエ
ッチング・ガスは窒化物とポリシリコンをほぼ同じ速度
でエッチングする。次にエッチング・ガスを、窒化物に
対して１０：１の選択性を有するものと仮定したポリシ
リコン・エッチング・ガスに切り換える。後続の各曲線
はエッチングの際のプロフィールを示す。ポリシリコン
中のバンプは全て互いに結合されていることに留意され
たい。解析幾何学によるさらに詳細な解析によれば、前
後の表面積の比は次式で与えられる。
レートされたプロフィールを示す。厚み３０ｎｍの大粒
子ポリシリコン層（ＬＧポリシリコン）（バンプの半径
１０ｎｍ）を、ポリシリコン層の上面にある厚み３０ｎ
ｍの窒化シリコン層上に付着する。そのプロフィール
は、図４では一番上の実線の曲線で示されている。ポリ
シリコンのプロフィールをＣＦ4によって窒化物層に転
写する（上から３番目の曲線として示される）。このエ
ッチング・ガスは窒化物とポリシリコンをほぼ同じ速度
でエッチングする。次にエッチング・ガスを、窒化物に
対して１０：１の選択性を有するものと仮定したポリシ
リコン・エッチング・ガスに切り換える。後続の各曲線
はエッチングの際のプロフィールを示す。ポリシリコン
中のバンプは全て互いに結合されていることに留意され
たい。解析幾何学によるさらに詳細な解析によれば、前
後の表面積の比は次式で与えられる。
【数１】
【００１８】ただし、ＲEは選択性またはエッチ比であ
る。例を示すと、上記の式によれば、エッチ比が１０の
とき、表面積が半球面に比べて７．８９倍（平面に比べ
ると１５．７８倍）増大する。図５では、酸化物層をポ
リシリコンの下にエッチ・ストップ層として置く。また
窒化物に対して５０：１という高い選択性を仮定する。
下部の２本の実線の曲線は、その結果得られるポリシリ
コン・バンプを示す。ポリシリコン・バンプは、酸化物
エッチ・ストップ層のため互いに分離されていることに
留意されたい。これら分離された各ポリシリコン・バン
プは、下側にある酸化物をエッチングするためのマスク
として使用することができる。エッチングされた酸化物
は、トレンチ内部で複数のピラーをエッチングするため
に使用することができる。
る。例を示すと、上記の式によれば、エッチ比が１０の
とき、表面積が半球面に比べて７．８９倍（平面に比べ
ると１５．７８倍）増大する。図５では、酸化物層をポ
リシリコンの下にエッチ・ストップ層として置く。また
窒化物に対して５０：１という高い選択性を仮定する。
下部の２本の実線の曲線は、その結果得られるポリシリ
コン・バンプを示す。ポリシリコン・バンプは、酸化物
エッチ・ストップ層のため互いに分離されていることに
留意されたい。これら分離された各ポリシリコン・バン
プは、下側にある酸化物をエッチングするためのマスク
として使用することができる。エッチングされた酸化物
は、トレンチ内部で複数のピラーをエッチングするため
に使用することができる。
【００１９】次に、図６ないし図１１を参照して、図１
に示した本発明による複数ピラー・トレンチを製造する
ための方法について説明する。
に示した本発明による複数ピラー・トレンチを製造する
ための方法について説明する。
【００２０】図６に示すように、シリコン基板１０の上
に二三十ｎｍの薄い酸化物パッド１２を成長させる。数
十ｎｍの窒化シリコン１４をＣＶＤ（化学蒸着法）によ
って付着させる。別のＣＶＤ酸化物層１６を付着させ
る。これは厚さ二三百ｎｍである。これによってＯＮＯ
スタックが形成される。次に、ＴＯＦＥＲ（ＲＩＥによ
る表面形状フィーチャ増強法）に必要な３つの層を付着
する。それらの層は、図６に示すように、３００ｎｍの
ポリシリコン層（ピラー・マスク形成層）１８、３０ｎ
ｍの窒化物層（複写層）２０および２０〜３０ｎｍの大
粒子ポリシリコン層（最上層）２２であり、この順に付
着させる。このような大粒子ポリシリコン層を付着する
技術は公知であり、例えば、Digest of International
Electron Devices Meeting, 1990年、第655〜658頁、M.
Sakao他の"A capacitor-over-bitline(ＣＯＢ)cell wit
h a hemispherical-grain-storage node for 64Mb DRAM
s"と題する論文および同誌の第659〜662頁、M.Yoshimar
u他の"Rugged surface polysilicon electrode and low
-temperature deposited Si3N4 for 64 Mbit and beyon
d STC DRAM cell"と題する論文に示されている。ポリシ
リコン層２２の粒子の密度および寸法は、これらの論文
に示されているように、大部分は付着温度によって決ま
る。温度を変えると、ポリシリコン表面は、非常に滑ら
かな表面から非常にでこぼこした表面まで変化する。典
型的には、ポリシリコンの粒子密度はトレンチ当り２０
〜３０個またはそれ以上であるのが好ましい。プロセス
による粒子密度または寸法のばらつきは、結果としてメ
モリ・セル・キャパシタンスにばらつきを与える可能性
があるが、粒子密度をトレンチ当り２０〜３０個以上に
した時は、セル・キャパシタンスの変動幅は無視しうる
程度であり、また、統計的に生じる最小のセル・キャパ
シタンス、したがって最小の粒子密度を基準としてセン
ス・アンプの感知レベルを設定することにより、粒子密
度または寸法の変動は十分に補償することができる。次
に、リソグラフィ・マスク２４によってトレンチを画定
する。
に二三十ｎｍの薄い酸化物パッド１２を成長させる。数
十ｎｍの窒化シリコン１４をＣＶＤ（化学蒸着法）によ
って付着させる。別のＣＶＤ酸化物層１６を付着させ
る。これは厚さ二三百ｎｍである。これによってＯＮＯ
スタックが形成される。次に、ＴＯＦＥＲ（ＲＩＥによ
る表面形状フィーチャ増強法）に必要な３つの層を付着
する。それらの層は、図６に示すように、３００ｎｍの
ポリシリコン層（ピラー・マスク形成層）１８、３０ｎ
ｍの窒化物層（複写層）２０および２０〜３０ｎｍの大
粒子ポリシリコン層（最上層）２２であり、この順に付
着させる。このような大粒子ポリシリコン層を付着する
技術は公知であり、例えば、Digest of International
Electron Devices Meeting, 1990年、第655〜658頁、M.
Sakao他の"A capacitor-over-bitline(ＣＯＢ)cell wit
h a hemispherical-grain-storage node for 64Mb DRAM
s"と題する論文および同誌の第659〜662頁、M.Yoshimar
u他の"Rugged surface polysilicon electrode and low
-temperature deposited Si3N4 for 64 Mbit and beyon
d STC DRAM cell"と題する論文に示されている。ポリシ
リコン層２２の粒子の密度および寸法は、これらの論文
に示されているように、大部分は付着温度によって決ま
る。温度を変えると、ポリシリコン表面は、非常に滑ら
かな表面から非常にでこぼこした表面まで変化する。典
型的には、ポリシリコンの粒子密度はトレンチ当り２０
〜３０個またはそれ以上であるのが好ましい。プロセス
による粒子密度または寸法のばらつきは、結果としてメ
モリ・セル・キャパシタンスにばらつきを与える可能性
があるが、粒子密度をトレンチ当り２０〜３０個以上に
した時は、セル・キャパシタンスの変動幅は無視しうる
程度であり、また、統計的に生じる最小のセル・キャパ
シタンス、したがって最小の粒子密度を基準としてセン
ス・アンプの感知レベルを設定することにより、粒子密
度または寸法の変動は十分に補償することができる。次
に、リソグラフィ・マスク２４によってトレンチを画定
する。
【００２１】図７に示すように、露出した大粒子ポリシ
リコンをＣＦ4中で反応性イオン・エッチングを施す。
ＣＦ4はポリシリコン層２２と窒化物層２０をほぼ同じ
速度でエッチングするので、図６のポリシリコン層２２
に存在する表面形状フィーチャが図７の窒化物層２０に
複写される。また、窒化物層２０は部分的にエッチング
される。これにより、マスク２４によって画定された窒
化物層２０の領域に浅いトレンチが形成される。
リコンをＣＦ4中で反応性イオン・エッチングを施す。
ＣＦ4はポリシリコン層２２と窒化物層２０をほぼ同じ
速度でエッチングするので、図６のポリシリコン層２２
に存在する表面形状フィーチャが図７の窒化物層２０に
複写される。また、窒化物層２０は部分的にエッチング
される。これにより、マスク２４によって画定された窒
化物層２０の領域に浅いトレンチが形成される。
【００２２】次にＲＩＥエッチング・ガスを、図８に示
すように、ＨＢｒ、ＳｉＦ4、ヘリウムおよびＮＦ3の混
合物に切り換える。このガス混合物は、窒化物に対して
十分な選択性を有し酸化物に対して非常に高い選択性を
有する、非常に方向性の強いポリシリコン・エッチング
をもたらす。（この混合物はポリシリコンを窒化物より
も速くエッチングし、酸化物は余りエッチングしな
い。）したがって、図７の窒化物層２０上の表面形状フ
ィーチャが増強され、図８のポリシリコン層１８に転写
される。トレンチの窒化物層２０は除去される。このエ
ッチング・ガスの高い選択性のために、下側にある酸化
層１６は最小限しかエッチングされない。
すように、ＨＢｒ、ＳｉＦ4、ヘリウムおよびＮＦ3の混
合物に切り換える。このガス混合物は、窒化物に対して
十分な選択性を有し酸化物に対して非常に高い選択性を
有する、非常に方向性の強いポリシリコン・エッチング
をもたらす。（この混合物はポリシリコンを窒化物より
も速くエッチングし、酸化物は余りエッチングしな
い。）したがって、図７の窒化物層２０上の表面形状フ
ィーチャが増強され、図８のポリシリコン層１８に転写
される。トレンチの窒化物層２０は除去される。このエ
ッチング・ガスの高い選択性のために、下側にある酸化
層１６は最小限しかエッチングされない。
【００２３】層１８から残されたポリシリコン材をマス
クとして使って、図９に示すようにＣＶＤ酸化物１６、
窒化物１４、および酸化物パッド１２を、ＣＦ3ＨとＣ
Ｏ2の混合物中でこの順にエッチングする。これによっ
て、ポリシリコンおよびシリコン基板に対して高い選択
性で窒化物および酸化物がエッチングされる。基板のア
ンダーカットは生じない。
クとして使って、図９に示すようにＣＶＤ酸化物１６、
窒化物１４、および酸化物パッド１２を、ＣＦ3ＨとＣ
Ｏ2の混合物中でこの順にエッチングする。これによっ
て、ポリシリコンおよびシリコン基板に対して高い選択
性で窒化物および酸化物がエッチングされる。基板のア
ンダーカットは生じない。
【００２４】次に、リソグラフィ・マスク２４を除去
し、図８で使用したのと同じ混合物中でシリコン基板１
０をエッチングする。以前の諸ステップ中マスクされて
いた、ＴＯＦＥＲのために使用された３つの層１８、２
０、２２の一部分が、このとき露出して除去され、ＣＶ
Ｄ酸化層１６だけが残る。基板のエッチング後の構造を
図１０に示す。
し、図８で使用したのと同じ混合物中でシリコン基板１
０をエッチングする。以前の諸ステップ中マスクされて
いた、ＴＯＦＥＲのために使用された３つの層１８、２
０、２２の一部分が、このとき露出して除去され、ＣＶ
Ｄ酸化層１６だけが残る。基板のエッチング後の構造を
図１０に示す。
【００２５】次に図１１を参照すると、シリコン・ピラ
ーの項部におけるＣＶＤ酸化物１６、窒化物１４、およ
び酸化物パッド１２を、緩衝ＨＦ（ＢＨＦ）中での酸化
物パッドのウェット・エッチングによって除去する。ピ
ラーの幅はトレンチの寸法よりもはるかに小さいので、
ピラーの頂部における層のみが除去され、元のリソグラ
フィ・マスクで覆われた領域はほとんど元のまま残る。
酸化物パッド１２のわずかなアンダーカットが生じる
が、ウェット・エッチングの時間がピラーの下の酸化物
パッドを除去するだけの長さなので、これは許容でき
る。
ーの項部におけるＣＶＤ酸化物１６、窒化物１４、およ
び酸化物パッド１２を、緩衝ＨＦ（ＢＨＦ）中での酸化
物パッドのウェット・エッチングによって除去する。ピ
ラーの幅はトレンチの寸法よりもはるかに小さいので、
ピラーの頂部における層のみが除去され、元のリソグラ
フィ・マスクで覆われた領域はほとんど元のまま残る。
酸化物パッド１２のわずかなアンダーカットが生じる
が、ウェット・エッチングの時間がピラーの下の酸化物
パッドを除去するだけの長さなので、これは許容でき
る。
【００２６】次に、以前の諸ステップで使用したシリコ
ン・エッチングＲＩＥを使って、ピラーをシリコン基板
レベルより下に後退させる。後退したピラーも図１１に
示す。
ン・エッチングＲＩＥを使って、ピラーをシリコン基板
レベルより下に後退させる。後退したピラーも図１１に
示す。
【００２７】ＣＶＤ酸化物１６をＢＨＦまたはＲＩＥで
除去すると、図１に示す構造が完成する。コンデンサ相
互誘電体として酸化物−窒化物−酸化物（ＯＮＯ）層２
６を成長させ付着させる。ポリシリコン２８を付着さ
せ、窒化物層を停止層として使って化学機械的に研磨す
る。
除去すると、図１に示す構造が完成する。コンデンサ相
互誘電体として酸化物−窒化物−酸化物（ＯＮＯ）層２
６を成長させ付着させる。ポリシリコン２８を付着さ
せ、窒化物層を停止層として使って化学機械的に研磨す
る。
【００２８】ＤＲＡＭの応用例では、通常のＣＭＯＳ
ＤＲＡＭ工程ステップを普通に実施することができる。
ＤＲＡＭ工程ステップを普通に実施することができる。
【００２９】以上、ＤＲＡＭトレンチ・コンデンサのコ
ンデンサ表面積を拡大する方法について説明した。本発
明は以下の利点をもたらす。
ンデンサ表面積を拡大する方法について説明した。本発
明は以下の利点をもたらす。
【００３０】ＲＩＥによる表面形状フィーチャ増強（Ｔ
ＯＦＥＲ）法によってキャパシタンスを増大させるため
に、リソグラフィによって画定されたトレンチの内部に
複数のピラーを形成する。追加のリソグラフィ・マスク
は必要でない。この方法は、ピラーを形成するために使
用される酸化物スペーサの非常に長時間のウェット・エ
ッチングを必要としないので、従来技術の方法よりも簡
単である。ポリシリコンの充填は１度しか必要でない。
シリコン基板のエッチングは１度しか必要でない。複数
ピラーは単結晶なので、その機械的安定性は一層すぐれ
ている。さらに、複数のピラー・トレンチ内に、コンデ
ンサの誘電体間金属が単結晶で成長される。従来技術で
は、誘電体がポリシリコン・ピラーのみならず単結晶上
にも成長され、厚みが不均一になった。
ＯＦＥＲ）法によってキャパシタンスを増大させるため
に、リソグラフィによって画定されたトレンチの内部に
複数のピラーを形成する。追加のリソグラフィ・マスク
は必要でない。この方法は、ピラーを形成するために使
用される酸化物スペーサの非常に長時間のウェット・エ
ッチングを必要としないので、従来技術の方法よりも簡
単である。ポリシリコンの充填は１度しか必要でない。
シリコン基板のエッチングは１度しか必要でない。複数
ピラーは単結晶なので、その機械的安定性は一層すぐれ
ている。さらに、複数のピラー・トレンチ内に、コンデ
ンサの誘電体間金属が単結晶で成長される。従来技術で
は、誘電体がポリシリコン・ピラーのみならず単結晶上
にも成長され、厚みが不均一になった。
【００３１】
【発明の効果】本発明により、コンデンサの表面積が大
幅に増大するとともに、工程が従来技術よりも簡単にな
る。
幅に増大するとともに、工程が従来技術よりも簡単にな
る。
【図１】本発明による方法によってトレンチ内に複数の
ピラーが形成された、トレンチ・コンデンサの断面図で
ある。
ピラーが形成された、トレンチ・コンデンサの断面図で
ある。
【図２】ＲＩＥによってエッチングする前のポリシリコ
ン層上の窒化シリコンの半球状バンプを示す図である。
ン層上の窒化シリコンの半球状バンプを示す図である。
【図３】図２の構造のＲＩＥによるエッチングによって
得られる半楕円体状バンプを示す図である。
得られる半楕円体状バンプを示す図である。
【図４】ＴＯＦＥＲのシミュレートされたプロフィール
を示す図である。
を示す図である。
【図５】ＴＯＦＥＲのシミュレートされたプロフィール
を示す図である。
を示す図である。
【図６】本発明による複数ピラー・トレンチを製造する
方法が適用されるシリコン基板上の構造を示す断面図で
ある。
方法が適用されるシリコン基板上の構造を示す断面図で
ある。
【図７】図６の構造にＣＦ4中でＲＩＥを施すことによ
って得られる構造を示す断面図である。
って得られる構造を示す断面図である。
【図８】図７の構造をＨＢＲ、ＳｉＦ4、ヘリウムおよ
びＮＦ3の混合ガス中でエッチングすることによって得
られる構造を示す断面図である。
びＮＦ3の混合ガス中でエッチングすることによって得
られる構造を示す断面図である。
【図９】図８の構造をＣＦ3ＨとＣＯ2の混合ガス中でエ
ッチングすることによって得られる構造を示す断面図で
ある。
ッチングすることによって得られる構造を示す断面図で
ある。
【図１０】図９の構造を、図８で使用したのと同じ混合
ガス中でエッチングすることによって得られる構造を示
す断面図である。
ガス中でエッチングすることによって得られる構造を示
す断面図である。
【図１１】図１０の構造にさらにウェット・エッチング
およびＲＩＥを施すことによって得られる構造を示す断
面図である。
およびＲＩＥを施すことによって得られる構造を示す断
面図である。
１０ シリコン基板 １２ 酸化物パッド １４ 窒化シリコン １６ ＣＶＤ酸化物層 １８ ポリシリコン層 ２０ 窒化物層 ２２ ポリシリコン層 ２４ リソグラフィ・マスク ２６ ＯＮＯ層 ２８ ポリシリコン
Claims (4)
- 【請求項１】１）半導体基板表面上に第１の材料層を形
成するステップと、 ２）上記第１の材料層上に、不規則な表面パターンを有
する最上層、上記不規則な表面パターンが複写される複
写層および上記複写層のパターンが複写されるピラー・
マスク形成層を含む、第２の複数の積層された材料層を
形成するステップと、 ３）上記不規則な表面パターンに従って上記最上層の選
択された領域をエッチングし、上記最上層のエッチング
されたパターンに従って上記複写層を部分的にエッチン
グして、上記最上層の不規則な表面パターンを、上記複
写層のエッチングされた表面に複写するステップと、 ４）上記ピラー・マスク形成層を上記複写層よりも速く
エッチングする選択的エッチング剤で上記複写層および
上記ピラー・マスク形成層を方向性エッチングして、上
記ピラー・マスク形成層からピラーを形成するステップ
と、 ５）上記ピラーをマスクとして用いて上記第１の材料層
をエッチングし、上記基板の表面上に、ピラー構造体を
形成するステップと、 ６）上記ピラー構造体をマスクとして用いて上記基板を
エッチングし、上記基板にトレンチを形成するステップ
と、 ７）上記トレンチの内部表面を誘電体層で被覆するステ
ップと、 ８）上記誘電体層で被覆された上記トレンチ内にコンデ
ンサ電極材料を付着させるステップとを含む、表面積が
拡大したトレンチ・コンデンサを備えた半導体メモリ素
子を製造する方法。 - 【請求項２】上記ステップ１が、 １Ａ）基板上に第１の酸化物層を形成するステップと、 １Ｂ）上記第１の酸化物層上に第１の窒化物層を付着す
るステップと、 １Ｃ）上記窒化物層上に第２の酸化物層を形成するステ
ップとを含み、 上記ステップ２が、 ２Ａ）上記第２の酸化物層上に上記ピラー・マスク形成
層として第１のポリシリコン層を付着するステップと、 ２Ｂ）上記ポリシリコン層上に上記複写層として第２の
窒化物層を付着するステップと、 ２Ｃ）上記第２の窒化物層上に上記最上層として大粒子
ポリシリコン層を付着するステップとを含み、 上記ステップ３、４、５が、それぞれ、 ３）上記大粒子ポリシリコン層の選択された領域をエッ
チングし、その下の上記第２の窒化物層を部分的にエッ
チングし、上記大粒子ポリシリコン層の表面を、上記第
２の窒化物層のエッチングされた表面に複写するステッ
プと、 ４）ポリシリコンを窒化物よりも速くエッチングする選
択的エッチング剤で上記第２の窒化物層および上記第１
のポリシリコン層を方向性エッチングして、上記第２の
窒化物層を除去すると共に、上記第１のポリシリコン層
からポリシリコンのピラーを形成するステップと、 ５）上記ピラーをマスクとして用いて、上記第２の酸化
物層、上記第１の窒化物層および上記第１の酸化物層を
エッチングし、上記基板の表面上に、酸化物−窒化物−
酸化物−ポリシリコンのピラー構造体を形成するステッ
プとを含む、請求項１に記載の半導体メモリ素子を製造
する方法。 - 【請求項３】上記基板がシリコンから成り、 上記第１および第２の酸化物層が酸化シリコンであり、 上記第１および第２の窒化物層が窒化シリコンであるこ
とを特徴とする、請求項２に記載の半導体メモリ素子を
製造する方法。 - 【請求項４】上記大粒子ポリシリコン層が、上記大粒子
ポリシリコン層と上記第２の窒化物層をほぼ同じ速度で
エッチングするＣＦ4により反応性イオン・エッチング
され、 上記第２の窒化物層が、ポリシリコンを窒化物よりも速
くエッチングするＨＢｒ、ＳiＦ4、ヘリウムおよびＮＦ
3の混合物によって反応性イオン・エッチングされるこ
とを特徴とする、請求項３に記載の半導体メモリ素子を
製造する方法。
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