JPH042974B2

JPH042974B2 -

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Publication number: JPH042974B2
Application number: JP20483184A
Authority: JP
Priority date: 1984-09-29
Filing date: 1984-09-29
Publication date: 1992-01-21
Also published as: JPS6182237A

Description

【発明の詳細な説明】［発明の技術分野］この発明は、割込み要求に対する禁止／許可の
制御機能を有するデータ処理装置に関する。

［発明の技術的背景］マイクロプログラム制御方式のデータ処理装置
において、例えばブレーク／トレース割込み、特
定命令実行割込み等の、ソフトウエアのデバツグ
のための機能を実現しようとすると、上記した割
込みに対して禁止／許可の制御を行なう手段が要
求される。これは、上記した割込み機能が、ソフ
トウエアのデバツグ以外では必要とされないこと
による。

従来、この種の制御は、PSW（プログラム・ス
テータス・ワード／ロケーシヨンカウンタを含
む）に制御ビツトを設け、これを操作することに
より行なつていた。周知のように、ユーザプログ
ラムとシステムプログラムの間の処理の受渡し
は、割込みベクタに従つてPSWを交換すること
により行なわれる。したがつて、ユーザプログラ
ムのみを対象としてデバツグを行なう場合には、
割込みベクタ内の新PSWの制御ビツトを全て
OFFしておき、ユーザプログラム中のPSWの制
御ビツトをONしておけばよい。一方、ユーザプ
ログラムおよびシステムプログラムを含めた全体
を対象としてデバツグを行なう必要が生じた場合
には、割込みベクタ内の新PSWの制御ビツトを
全てONすればよい。

［背景技術の問題点］しかし、割込みベクタは割込み要因の数だけ用
意されており、この全てに対して前記した操作を
行なうのは極めて煩雑であり、効率が悪かつた。

［発明の目的］この発明は上記事情に鑑みてなされたものでそ
の目的は、デバツグ対象プログラム範囲の切替え
指定が極めて簡単に行なえ、もつてソフトウエア
のデバツグが効率よく行なえるデータ処理装置を
提供することにある。

この発明の他の目的は、主記憶の特定領域での
異常発生要因となるプログラムが、対象プログラ
ム範囲の切替え指定と特定領域アクセス割込みと
により、簡単に調査できるデータ処理装置を提供
することにある。

［発明の概要］この発明では、システムプログラムによつての
み操作される第１制御ビツトを保持する手段と、
第２制御ビツトを有するPSWと、論理和手段と、
割込み制御手段とが設けられる。論理和手段は、
第１および第２制御ビツトの論理和をとり、その
論理和出力を割込み制御手段に供給する。論理和
手段からの出力は、割込みを禁止するか或は許可
するかを示す。割込み制御手段は、論理和手段か
らの出力に応じて割込み要求に対する禁止／許可
を制御する。したがつて、この発明では、上記第
１および第２制御ビツトを操作することにより、
割込みが禁止／許可されるプログラム範囲が指定
される。

［発明の実施例］第１図はこの発明の一実施例に係るデータ処理
装置の構成を示す。同図において、１１はアドレ
スレジスタ（AR）、１２−１，１２−２，…１
２−ｎは領域指定部である。アドレスレジスタ１
１は第２図に示す主記憶MM内のアクセス対象と
なるアドレスを指定する。また、領域指定部１２
−１，１２−２，…１２−ｎは、主記憶MM内の
特定領域１，２，…ｎ（第２図参照）を指定する。
領域指定部１２−１，１２−２，…１２−ｎは、
領域１，２，…ｎの開始アドレスを指定するレジ
スタ（SR）１３−１，１３−２，…１３−ｎ、
および終了アドレスを指定するレジスタ（ER）
１４−１，１４−２，…１４−ｎからなる。１５
−１，１５−２，…１５−ｎは、レジスタ１３−
１，１３−２，…１３−ｎの内容と、アドレスレ
ジスタ１１の内容との大小を比較する比較器
（COMP）、１６−１，１６−２，…１６−ｎは、
レジスタ１４−１，１４−２，…１４−ｎの内容
と、アドレスレジスタ１１の内容との大小を比較
する比較器（COMP）である。比較器１５−１，
１５−２，…１５−ｎは、アドレスレジスタ１１
の内容がレジスタ１３−１，１３−２，…１３−
ｎの内容以上である場合に真値を出力する。ま
た、比較器１６−１，１６−２，…１６−ｎは、
アドレスレジスタ１１の内容がレジスタ１４−
１，１４−２，…１４−ｎの内容以下である場合
に真値を出力する。１７−１，１７−２，…１７
−ｎは、比較器１５−１，１５−２，…１５−ｎ
からの出力信号と、比較器１６−１，１６−２，
…１６−ｎからの出力信号との論理積をとるアン
ドゲート（AND）、１８はアンドゲート１７−
１，１７−２，…１７−ｎからの各出力信号の論
理和をとるオアゲート（OR）である。１９はオ
アゲート１８からの出力信号のレベルを反転する
インバータ（INV）、２０はアンドゲート
（AND）である。アンドゲート２０は、第２図の
主記憶MMに対するメモリアクセス要求を示すメ
モリアクセス要求信号２１と、インバータ１９か
らの出力信号との論理積をとり、条件成立時に特
定領域アクセス割込み要求信号２２を出力する。

３１はデータ処理装置（CPU）内の各種状態
（状態情報）を保持する制御レジスタ、３２は制
御レジスタ３１内に保持されるマスタ制御ビツト
（第１制御ビツト）である。マスタ制御ビツト３
２は、システムプログラムにより操作可能で、且
つシステムプログラムにより操作される以外は不
変である。３３はPSWを保持するPSWレジス
タ、３４はPSWに含まれる制御ビツト（第２制
御ビツト）、３５は制御レジスタ３１内のマスタ
制御ビツト３２とPSWレジスタ３３内の制御ビ
ツト３４との論理和をとるオアゲート（OR）で
ある。３６−１はアンドゲート２０からの特定領
域アクセス割込み要求信号２２とオアゲート３５
からの出力信号との論理積をとるアンドゲート
（AND）、３６−２〜３６−ｍは、割込み要求信
号３７−２〜３７−ｍとオアゲート３５からの出
力信号との論理積をとるアンドゲート（AND）
である。特定領域アクセス割込み要求信号２２お
よび割込み要求信号３７−２〜３７−ｍは、ソフ
トウエアのデバツグのための割込み（以下、デバ
ツギング割込み）要求信号の一種である。４１は
各種マイクロプログラムがストアされている制御
記憶、４２はアンドゲート３６−１〜３６−ｍか
らの出力信号に応じて制御記憶４１に対するアド
レスを生成するアドレス生成回路である。

次に、この発明の一実施例の動作を説明する。
今、レジスタ１３−１〜１３−ｎに、第２図に示
す主記憶MMの領域１〜ｎの開始アドレスが保持
され、レジスタ１４−１〜１４−ｎに、同領域１
〜ｎの終了アドレスが保持されているものとす
る。しかして、レジスタ１３−１，１４−１（か
らなる領域指定部１２−１）により、領域１が定
義され、レジスタ１３−２，１４−２（からなる
領域指定部１２−２）により、領域２が定義さ
れ、…レジスタ１３−ｎ，１４−ｎ（からなる領
域指定部１２−ｎ）により、領域ｎが定義され
る。これら領域１〜ｎを除く残り領域が、ソフト
ウエアのデバツグ時におけるチエツク対象領域と
なる。即ち、この実施例では、領域１〜ｎが、チ
エツク対象外領域となる。

上記の状態で、アドレスレジスタ１１により指
定される、主記憶MMのアドレスに対し、メモリ
アクセス要求が発生したものとする。もし、アド
レスレジスタ１１で指定されるアドレスが、レジ
スタ１３−１，１４−１により定義される領域１
に含まれないならば、比較器１５−１，１６−１
からの出力信号のいずれかは偽となり、アンドゲ
ート１７−１からの出力信号は偽となる。このこ
とから類推されるように、アドレスレジスタ１１
の示すアドレスが、定義された複数のチエツク対
象外領域である、領域１〜ｎのいずれにも含まれ
ない場合、アンドゲート１７−１〜１７−ｎから
の各出力信号は全て偽となる。アンドゲート１７
−１〜１７−ｎからの出力信号が全て偽の場合、
オアゲート１８からの出力信号は偽となり、した
がつてインバータ１９からの出力信号は真とな
る。このとき、メモリアクセス要求信号は当然真
であり、したがつてインバータ１９からの出力信
号とメモリアクセス要求信号との論理積をとるア
ンドゲート２０からの出力信号、即ち特定領域ア
クセス割込み要求信号２２は、真となる。

このように、この実施例では、主記憶MMの特
定領域（領域１〜ｎを除く領域）に対するアクセ
ス要求を検出し、特定領域アクセス割込み要求信
号２２を発生することができる。なお、アドレス
レジスタ１１の示すアドレスが、領域１〜ｎのい
ずれかに含まれる場合、アンドゲート１７−１〜
１７−ｎからの出力信号の１つは真となる。例え
ば、アドレスレジスタ１１の示すアドレスが、領
域１に含まれるならば、アンドゲート１７−１か
らの出力信号が真となる。この場合、オアゲート
１８からの出力信号は真、したがつてインバータ
１９からの出力信号は偽となり、アンドゲート２
０からの出力信号である特定領域アクセス割込み
要求信号２２は偽となる。即ち、主記憶MMの領
域１〜ｎのいずれかに対するアクセス要求の場合
には、割込み要求信号２２の発生は禁止される。

次に、上記した特定領域アクセス割込み要求信
号２２など、各種デバツギング割込み要求に対す
る禁止／許可の制御について説明する。

一般に、ソフトウエアのデバツグは、ユーザプ
ログラムのみを対象として行なわれる。このため
には、以下の説明で明らかにされるように、マス
タ制御ビツト３２をOFF、（ユーザプログラム中
のPSWの）制御ビツト３４をON、そして全ての
割込みベクタ内の新PSWの制御ビツト３４を
OFFにしておけばよい。今、ユーザプログラム
実行中であるものとすると、PSWレジスタ３３
内の制御ビツト３４はONであり、したがつてオ
アゲート３５からの出力信号は（制御レジスタ３
１内のマスタ制御ビツト３２がOFFであるにも
拘らず）真となる。したがつて、ユーザプログラ
ム実行中に、例えばアンドゲート２０によりデバ
ツギング割込み要求の１つである特定領域アクセ
ス割込み要求信号２２が発生された場合には、ア
ンドゲート３６−１からの出力信号は真となる。
同様に、デバツギング割込み要求を示す他の割込
み要求信号３７−２〜３７−ｍのいずれかが発生
した場合には、アンドゲート３６−２〜３６−ｍ
のうちの対応するアンドゲートからの出力信号が
真となる。即ち、ユーザプログラム実行中になん
らかのデバツギング割込みが発生すると、アンド
ゲート３６−１〜３６−ｍからの出力信号のいず
れかが真となる。アドレス生成回路４２は、アン
ドゲート３６−１〜３６−ｍからの各出力信号の
状態に応じて、制御記憶４１に対する特定アドレ
ス（具体的には対応する割込み処理のためのマイ
クロプログラムの先頭アドレス）を指定する。こ
れにより、デバツギング割込み要求が受付けられ
る。

一方、ユーザプログラム実行中に、デバツギン
グ割込み以外の割込みが発生したものとすると、
割込みベクタに従つてPSWレジスタ３３内の
PSWが交換され、処理がシステムプログラムに
移る。この場合、PSWレジスタ３３内の制御ビ
ツト３４は、PSWの交換によりOFFとなる。ま
た、制御レジスタ３１内のマスタ制御ビツト３２
は不変であるからOFFのままである。したがつ
て、システムプログラムに処理が移つている間
は、オアゲート３５からの出力信号は偽となる。
この場合、アンドゲート３６−１からの出力信号
は、特定領域アクセス割込み要求信号２２の真偽
に無関係に偽となる。同様に、アンドゲート３６
−２〜３６−ｍからの出力信号も、割込み要求信
号３７−２〜３７−ｍの真偽に無関係に偽とな
る。したがつて、デバツギング割込み要求は受付
けられない。

上記したように、この実施例では、ユーザプロ
グラム実行中の場合だけデバツギング割込み要求
が受付けられ、システムプログラムに処理が移つ
ている間は、デバツギング割込み要求は受付けら
れない。即ち、この実施例によれば、マスタ制御
ビツト３２をOFF、ユーザプログラム中のPSW
の制御ビツト３４をON、そして全ての割込みベ
クタ内の新PSWの制御ビツト３４をOFFにして
おくことにより、ユーザプログラムのみを対象と
してデバツグを行なうことができる。

さて、なんらかの理由で、システムプログラム
まで含めてデバツグ対象としたい場合には、シス
テムプログラムの操作によりマスタ制御ビツト３
２をONする。マスタ制御ビツト３２は、ユーザ
プログラムおよびシステムプログラムを通じて不
変であり、オアゲート３５からの出力信号は、
PSWレジスタ３３内の（PSWの）制御ビツト３
４の状態に無関係に常に真となる。したがつて、
この状態で、デバツギング割込みが発生すれば、
即ち割込み要求信号２２、割込み要求信号３７−
２〜３７−ｍのいずれかが真となれば、アンドゲ
ート３６−１〜３６−ｍからの出力信号のいずれ
かが真となり、割込み要求は常に受付けられる。

上記したように、この実施例によれば、マスタ
制御ビツト３２をONにしておくことにより、ユ
ーザプログラムおよびシステムプログラム全体を
対象としたデバツグを行なうことができる。

また、マスタ制御ビツト３２およびユーザプロ
グラム中のPSWの制御ビツト３４を共にOFFに
した場合には、オアゲート３５からの出力信号
は、常に偽となる。この場合には、アンドゲート
３６−１〜３６−ｍからの出力信号は、デバツギ
ング割込み要求の有無に無関係に偽となり、した
がつて割込み要求は常に受付られない。

このように、この実施例によれば、上記した３
通りの場合の切替えが、マスタ制御ビツト３２お
よびユーザプログラム中のPSWの制御ビツト３
４の２ビツトを操作するだけで容易に行なえる。
即ち、ユーザプログラムのみを対象としてデバツ
グを行なう場合には、マスタ制御ビツト３２を
OFFし、ユーザプログラム中のPSWの制御ビツ
ト３４をONすればよい。また、ユーザプログラ
ム、システムプログラム全体を含めてデバツグを
行なう場合には、マスタ制御ビツト３２をONす
ればよく、ユーザプログラムおよびシステムプロ
グラム全体を含めてデバツグを禁止する場合に
は、マスタ制御ビツト３２およびユーザプログラ
ム中のPSWの制御ビツト３４をOFFすればよい。
なお、割込み要因の数だけ用意されている割込み
ベクタ内の新PSWの制御ビツト３４は、常に
OFFであればよく、いずれの場合にも操作は不
要である。

ところで、主記憶MMの特定領域の内容が破壊
され、しかもその要因がユーザプログラムまたは
システムプログラムのいずれにあるのか判明しな
い場合、更には、ユーザプログラム中でも、どの
プログラムにより破壊されるのか明らかでない場
合がある。しかし、この実施例では、マスタ制御
ビツト３２およびユーザプログラム中のPSWの
制御ビツト３４の操作によるデバツグ対象プログ
ラム範囲の切替えと、前記した特定領域アクセス
割込みとにより、容易に調査可能となる。

［発明の効果］以上詳述したようにこの発明によれば、デバツ
グ対象プログラム範囲の切替え指定が極めて簡単
に行なえるので、ソフトウエアのデバツグが効率
よく行なえる。また、主記憶の特定領域での異常
発生要因となるプログラムが、対象プログラム範
囲の切替え指定と特定領域アクセス割込みとによ
り、簡単に調査できる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るデータ処理
装置のブロツク構成図、第２図は第１図に示す領
域指定部１２−１〜１２−ｎによつて定義される
主記憶MM内の領域を示す図である。１１……アドレスレジスタ（AR）、１２−１
〜１２−ｎ……領域指定部、１５−１〜１５−
ｎ，１６−１〜１６−ｎ……比較器（COMP）、
１８，３５……オアゲート（OR）、３１……制
御レジスタ、３２……マスタ制御ビツト、３３…
…PSWレジスタ、３４……制御ビツト、４１…
…制御記憶、４２……アドレス生成回路。

Claims

【特許請求の範囲】１システムプログラムによつてのみ操作される
第１制御ビツトを保持する手段と、第２制御ビツ
トを有するPSWと、上記第１および第２制御ビ
ツトの論理和をとる論理和手段と、この論理和手
段からの出力に応じて割込み要求に対する禁止／
許可を制御する手段とを具備することを特徴とす
るデータ処理装置。２主記憶の特定領域を定義する領域定義手段
と、上記主記憶に対するアクセス先が上記領域定
義手段で定義された上記特定領域に含まれるか否
かを検出する検出手段と、この検出手段の検出結
果およびメモリアクセス要求信号に応じて特定領
域アクセス割込み要求を発生する割込み要求発生
手段と、システムプログラムによつてのみ操作さ
れる第１制御ビツトを保持する手段と、第２制御
ビツトを有するPSWと、上記第１および第２制
御ビツトの論理和をとる論理和手段と、この論理
和手段からの出力に応じ、少なくとも上記割込み
要求信号発生手段からの上記特定領域アクセス割
込み要求に対する禁止／許可を制御する手段とを
具備することを特徴とするデータ処理装置。