JPS6011945A - デバッグ装置 - Google Patents
デバッグ装置Info
- Publication number
- JPS6011945A JPS6011945A JP58120515A JP12051583A JPS6011945A JP S6011945 A JPS6011945 A JP S6011945A JP 58120515 A JP58120515 A JP 58120515A JP 12051583 A JP12051583 A JP 12051583A JP S6011945 A JPS6011945 A JP S6011945A
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- JP
- Japan
- Prior art keywords
- address
- register
- instruction
- execution
- debugging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプロセッサなどを用い／パ１慢機／ス
テムにおけるプログラムのｊ）くツク装置Ｋに関するも
のである。
テムにおけるプログラムのｊ）くツク装置Ｋに関するも
のである。
従来例の構成とその問題点
近年、マイクロプロセッサの急速な発展に伴いマイクロ
プロセソザ応用製品が多数開発されている。これらの応
用製品ではノ・−ドウエアたけてｉｌ、機能せず、塔載
されたプログラノ・というものによって製品が機能する
／ζめ、このプロゲラｌ、の開発およびデバッグという
ものが大きな比重を占めている。
プロセソザ応用製品が多数開発されている。これらの応
用製品ではノ・−ドウエアたけてｉｌ、機能せず、塔載
されたプログラノ・というものによって製品が機能する
／ζめ、このプロゲラｌ、の開発およびデバッグという
ものが大きな比重を占めている。
以下に従来のデバッグ装置について説明する、プログラ
ムをデバッグする方法としてＱ」１、ホストコンピュー
タ上の７ミコーレータによるものと、実機上で行なうも
のの２つに大別される・／ミコーレ〜り上でのデバッグ
はアルゴリズムの４１ｆｆｉ ｒｉＥ Ｋ ｋＪ、有力
であるが、入出力装置などの７・−ドウエアを扱うこと
ができないので、／・−ドウエア構成に依存する製品で
は最終的には実機上でデバッグすることになる。この時
によく使われるものとしてブレークポイントという手法
があり、プログラム中の成る予め設定された番地の命令
実行時に処理を中断し、その時のマイクロプロセッサ内
の各レジスタの値−や主記憶の内容を参照もしくは修正
してプログラムの誤りまだはノ・−ドウエアの誤りを検
出するものでちる。
ムをデバッグする方法としてＱ」１、ホストコンピュー
タ上の７ミコーレータによるものと、実機上で行なうも
のの２つに大別される・／ミコーレ〜り上でのデバッグ
はアルゴリズムの４１ｆｆｉ ｒｉＥ Ｋ ｋＪ、有力
であるが、入出力装置などの７・−ドウエアを扱うこと
ができないので、／・−ドウエア構成に依存する製品で
は最終的には実機上でデバッグすることになる。この時
によく使われるものとしてブレークポイントという手法
があり、プログラム中の成る予め設定された番地の命令
実行時に処理を中断し、その時のマイクロプロセッサ内
の各レジスタの値−や主記憶の内容を参照もしくは修正
してプログラムの誤りまだはノ・−ドウエアの誤りを検
出するものでちる。
ブレークポイントの設定にもソフトウェアによる方法と
・・−ドウエアに上る方法とがある。。
・・−ドウエアに上る方法とがある。。
ソフトウェアによる方法としては、ブレークポイン［・
古して設定する番地の命令をソフトウェア割込み命令に
（Ｓ’ＷＩ命令）置きかえ、その番地の命令を実行しよ
うとするとソフトウェア割込みを生じ、処理を中断する
ものである。この場合の継続実行のための手順としては （１）ＳＷＩ命令を元の命貨にもどす。
古して設定する番地の命令をソフトウェア割込み命令に
（Ｓ’ＷＩ命令）置きかえ、その番地の命令を実行しよ
うとするとソフトウェア割込みを生じ、処理を中断する
ものである。この場合の継続実行のための手順としては （１）ＳＷＩ命令を元の命貨にもどす。
？） ブレークポイントに当たる命令をシングルステッ
プ実行する。
プ実行する。
（３）再び命令をＳＷＩ命令にもどす。
（４） ブレークポイントに当ｌ二る命令の次の命令か
ら継続実行する。
ら継続実行する。
という過程が必要であり、（２）のシングルステップ実
行のだめのハードウェアが構成されなければならない。
行のだめのハードウェアが構成されなければならない。
寸だ、プ「Ｊグラムがループを形成している中にブレー
クポイントを、没けるＪ７１７１ ”ｕ Ｎ ブレーク
ポイントに達する度に実行が停止１−するのでに１、な
く、例えばＮ １．ｉ７］目に停［トするようにシζ援
プログラムで制御したい場合がある。この時（：しルー
プカラ／１・がＮ以外の時はブレークボイ＞ １−をで
きるたけ速く通過させる必要があるが、この方法で（」
−ブレークポイント通過の度に二度の中断（最初に置換
さしく、Ｈ３Ｗ’ Ｉ 命令での中断、次にンンクルス
デノゾ実行後の中断）が各間となりオ ハーヘンドが大
きいという欠点がｋ）る。
クポイントを、没けるＪ７１７１ ”ｕ Ｎ ブレーク
ポイントに達する度に実行が停止１−するのでに１、な
く、例えばＮ １．ｉ７］目に停［トするようにシζ援
プログラムで制御したい場合がある。この時（：しルー
プカラ／１・がＮ以外の時はブレークボイ＞ １−をで
きるたけ速く通過させる必要があるが、この方法で（」
−ブレークポイント通過の度に二度の中断（最初に置換
さしく、Ｈ３Ｗ’ Ｉ 命令での中断、次にンンクルス
デノゾ実行後の中断）が各間となりオ ハーヘンドが大
きいという欠点がｋ）る。
ハードウェア ＶＣよる方法Ｊ二１−で（丁」、）゛レ
−りＮ♀池レジスタを外部に設け、マイクロプロセッサ
が命令の読み込みサイクルとしで出したアドレス値とブ
レーク番地レジスタの１直を一比較し、一致しでいれば
割込み要求を出すものであるが、ブレークポイントを同
時に複数個設定したい場合、その個数がブレーク番地レ
ジスタの個数寸でしか設定できないという欠点がある。
−りＮ♀池レジスタを外部に設け、マイクロプロセッサ
が命令の読み込みサイクルとしで出したアドレス値とブ
レーク番地レジスタの１直を一比較し、一致しでいれば
割込み要求を出すものであるが、ブレークポイントを同
時に複数個設定したい場合、その個数がブレーク番地レ
ジスタの個数寸でしか設定できないという欠点がある。
また、使用するマイクロプロセッサによってＣ」コブレ
ークポイントとして設定した番地の命令を実行後でない
と割込み要求を受け付けないものもあり、実行前に割込
み要求を受け付けても継続実行の／ζめにはシングルス
テップ実行させるだめのハードウェア（そのｔｔａ続実
行する牟と再び割込みを生じるから）が必要となる、 発明の目的 本発明１１′Ｊ、上記従来の問題点を解消するもので、
簡ＩＩｊなハードウェアの追加によって、ブレークポイ
ントの設定数に制限がなく１〜かもシングルステップ実
行のための特別なハードウェア機構を必要としないデバ
ッグ装置を４Ｍ ＩＪ’：、することを目的とする。
ークポイントとして設定した番地の命令を実行後でない
と割込み要求を受け付けないものもあり、実行前に割込
み要求を受け付けても継続実行の／ζめにはシングルス
テップ実行させるだめのハードウェア（そのｔｔａ続実
行する牟と再び割込みを生じるから）が必要となる、 発明の目的 本発明１１′Ｊ、上記従来の問題点を解消するもので、
簡ＩＩｊなハードウェアの追加によって、ブレークポイ
ントの設定数に制限がなく１〜かもシングルステップ実
行のための特別なハードウェア機構を必要としないデバ
ッグ装置を４Ｍ ＩＪ’：、することを目的とする。
発明の構成
本発明は、ブレークフリップフロップ（ＦＦ）と、継続
実行番地レジスタと、継続実行命令レジスタと、演算処
理装置が命令のａｆ’、 ４込みサイクルとして継続実
行番地レジスタの内容と同しアドレスヲアクセスした時
に継続実Ｔ−Ｊ’ ｍ’ｊ貨レジスタの内容を演算処理
装置に読み込−１ぜる制向１部を備え／こデバッグ装置
であり、少ないバードウｒアのｔｊ：ｉ加でブレーク後
の継続実行を実現Ｊ−ることのできるものである。
実行番地レジスタと、継続実行命令レジスタと、演算処
理装置が命令のａｆ’、 ４込みサイクルとして継続実
行番地レジスタの内容と同しアドレスヲアクセスした時
に継続実Ｔ−Ｊ’ ｍ’ｊ貨レジスタの内容を演算処理
装置に読み込−１ぜる制向１部を備え／こデバッグ装置
であり、少ないバードウｒアのｔｊ：ｉ加でブレーク後
の継続実行を実現Ｊ−ることのできるものである。
実施例の説明
第１図は本発明の一実施例であるテバッグ装置の構成を
示すものである。第１図において、１（Ｌ演算処理装置
、２乞土主記憶装置１′ｌ、３はアドレスｆ、）線、４
はデータ母線、５はブレークＦＦ、６は継続実行番地レ
ジスタ、７Ｃ］：継続実行命令レジスタ、９は命令ノエ
ッチザ・イクル人示（ｉ’ｉ’ ＞；’ （以１・、ソ
・ッチ信号）線、１０ｉ、ｉデータ読み込みスト［１−
ン信号（以下、リード信号）線、２０は制御部、２４は
比較器である１、 以上のように構成されグこ本実施例のテハッグ装置につ
いて以下その動作を説明する１、主記憶装置２内には被
テバッグプログラノ・と、デバッグのだめの支援プログ
ラムが格納されている。操作者はこの支援プログラムに
よって、被デバッグプログラム内ブレークポイントを設
定するが、この設定はブレークポイントに当たる番地に
格納されている命令をＳＷ牛命令に置換することによっ
て行なう。今、第２図に示すようにブレークポイントが
１００番地であり、１００番地の命令がＭＶＲｌ、Ｒ２
であ−）だとする。
示すものである。第１図において、１（Ｌ演算処理装置
、２乞土主記憶装置１′ｌ、３はアドレスｆ、）線、４
はデータ母線、５はブレークＦＦ、６は継続実行番地レ
ジスタ、７Ｃ］：継続実行命令レジスタ、９は命令ノエ
ッチザ・イクル人示（ｉ’ｉ’ ＞；’ （以１・、ソ
・ッチ信号）線、１０ｉ、ｉデータ読み込みスト［１−
ン信号（以下、リード信号）線、２０は制御部、２４は
比較器である１、 以上のように構成されグこ本実施例のテハッグ装置につ
いて以下その動作を説明する１、主記憶装置２内には被
テバッグプログラノ・と、デバッグのだめの支援プログ
ラムが格納されている。操作者はこの支援プログラムに
よって、被デバッグプログラム内ブレークポイントを設
定するが、この設定はブレークポイントに当たる番地に
格納されている命令をＳＷ牛命令に置換することによっ
て行なう。今、第２図に示すようにブレークポイントが
１００番地であり、１００番地の命令がＭＶＲｌ、Ｒ２
であ−）だとする。
このようにブレークポイント設定後、所定の実行開始番
地からプログラムを実行中１００番地に処理が来ると置
換されたＳ Ｗ’ Ｉ命令によって割込みが生じ、処理
が中断され支援プログラムに制御が移る。
地からプログラムを実行中１００番地に処理が来ると置
換されたＳ Ｗ’ Ｉ命令によって割込みが生じ、処理
が中断され支援プログラムに制御が移る。
ブレークポイントでの操作者の一連の操作が終了し、継
続実行する時は、支援プログラムが以丁の作業を行なう
。
続実行する時は、支援プログラムが以丁の作業を行なう
。
（１）中断時の演算処理装置１の命令カウンタの値（今
の場合１００）を継続実行番地レジスタ６に書き込む、 （２） ！３ＷＩ命令に置きかえられた元の命令（今の
場合、ＭＶ Ｒ１，Ｒ２）を継続実行命令レジスタ７に
書き込む。
の場合１００）を継続実行番地レジスタ６に書き込む、 （２） ！３ＷＩ命令に置きかえられた元の命令（今の
場合、ＭＶ Ｒ１，Ｒ２）を継続実行命令レジスタ７に
書き込む。
（３）継続実行番地レジスタ６ （７ｒ二書き込んだ値
の番地（今の場合、１００Ｎ地）より実行占開する。
の番地（今の場合、１００Ｎ地）より実行占開する。
この時の各ハードウェアの動作を−１−記作業の番号を
対比させて説明する。
対比させて説明する。
（１）継続実行番地レジスタ６にｖ］−１継続実行番地
レジスタ書込み信号１１にょ−・てデータｆｖ線４より
１００という値が格納されると同時に、ブレークＦＦ５
は継続実行番地レジスタ１１：込み信号１１によって十
ノドされる。。
レジスタ書込み信号１１にょ−・てデータｆｖ線４より
１００という値が格納されると同時に、ブレークＦＦ５
は継続実行番地レジスタ１１：込み信号１１によって十
ノドされる。。
（２）継続実行命令レジスタ７に４，１、継続実行命令
レジスタ書込み信号１２によってデータｔＵ線４ ヨ；
ＭＶ Ｒ１、Ｒ２ｆｆｆ、味ノール命令ｉｍカ格納され
る。
レジスタ書込み信号１２によってデータｔＵ線４ ヨ；
ＭＶ Ｒ１、Ｒ２ｆｆｆ、味ノール命令ｉｍカ格納され
る。
（３）継続実行番地レジスタ６の内容と同じ値がフェッ
チ信号９とともにアドレスｆＪ線３に出力されたことを
比較器２４が検出し、一致信号２５に１″を出力する。
チ信号９とともにアドレスｆＪ線３に出力されたことを
比較器２４が検出し、一致信号２５に１″を出力する。
この時ブレークＦＦ５は（１）の過程で１″に十７１−
されているので、ゲート２１．２２，２３から成る組み
合わせ回路により、演算処理装置１からのリード信号１
０の主記憶装置２への伝達が抑１Ｆ、されるとともに継
続実行命令レジスタ７への読み出し信号１３が出力され
、継続実行命令レジスタ７の内容が命令コードとして演
算処理装置１に読み込まれる。
されているので、ゲート２１．２２，２３から成る組み
合わせ回路により、演算処理装置１からのリード信号１
０の主記憶装置２への伝達が抑１Ｆ、されるとともに継
続実行命令レジスタ７への読み出し信号１３が出力され
、継続実行命令レジスタ７の内容が命令コードとして演
算処理装置１に読み込まれる。
この読み込みザイクル終了後、ブレークＦＦ５は継続実
行命令読出し信号１３によってリセットされる。
行命令読出し信号１３によってリセットされる。
この後再び１００番地を実行しようとすると、ブレーク
ＦＦ５はリセ７１・され−Ｃいるので演算処理装置１か
らのリード信号１０の主記憶装置２への伝達は抑止され
ず、上記憶装＠２からＳＷＩ命令が読み出されソフトウ
ェア割込みにより中断させることができる。
ＦＦ５はリセ７１・され−Ｃいるので演算処理装置１か
らのリード信号１０の主記憶装置２への伝達は抑止され
ず、上記憶装＠２からＳＷＩ命令が読み出されソフトウ
ェア割込みにより中断させることができる。
ブレークポイントが複数個設定されていても、個々に同
様の手順で継続実行させることができる。
様の手順で継続実行させることができる。
以上のように本実施例によれば、継続実行番地レジスタ
の内容と同じアドレスを命令の７ Ｔ、 ｙチサイクル
として主記憶装置をアクセスし／に時に、主記憶装置か
らのデータ出力を抑１１−シ継続実行命令レジスタの内
容を出力する１ｌｔｌｌ １４１部を設けることにより
、継続実行の／こめの丁順を開学とするとともにブレー
クポイントの設定可能数がバートウーしアレジスタ量に
依存しないデバッグ装置をｔＭ成することができる。
の内容と同じアドレスを命令の７ Ｔ、 ｙチサイクル
として主記憶装置をアクセスし／に時に、主記憶装置か
らのデータ出力を抑１１−シ継続実行命令レジスタの内
容を出力する１ｌｔｌｌ １４１部を設けることにより
、継続実行の／こめの丁順を開学とするとともにブレー
クポイントの設定可能数がバートウーしアレジスタ量に
依存しないデバッグ装置をｔＭ成することができる。
発明の効果
本発明のデバッグ装置は、演算処理装置がデバッグ中断
状態であることを示すブレークＦＦと、継続実行番地レ
ジスタと、継続実行命令レジスタと、演算処理装置が継
続実ｒｊｉｔ地レジスタの内′Ｐトを示すアドレスを命
令読み込みヅイクルとしてアクセスしたことを検出し、
検出時に上記１．（す装ｊ７］からのデータの出力を抑
止し絹：続実行Ｇ令レジスタの内容を読み込まず制御部
ケ設けることにより、ブレークポイント通過時の中断が
一度で済みしかも設定できるブレークポイント数を実質
−１−１無制限にでき、その実用的効果は大きい。
状態であることを示すブレークＦＦと、継続実行番地レ
ジスタと、継続実行命令レジスタと、演算処理装置が継
続実ｒｊｉｔ地レジスタの内′Ｐトを示すアドレスを命
令読み込みヅイクルとしてアクセスしたことを検出し、
検出時に上記１．（す装ｊ７］からのデータの出力を抑
止し絹：続実行Ｇ令レジスタの内容を読み込まず制御部
ケ設けることにより、ブレークポイント通過時の中断が
一度で済みしかも設定できるブレークポイント数を実質
−１−１無制限にでき、その実用的効果は大きい。
第１図は本発明の一実施例におけるデノクッグ装置の構
成図、第２図はブレークポイントにおける命令の置きか
えを示す図である。 １・・・・演算処理装置、２・・・・・主記憶装置、５
・・・・・・ブレークＦＦ、６・・・・・継続実行番地
レジスタ、７・・・・・・継続実行命令レジスタ、２０
・・・・・制御部、２１．２２．２３・・・・・・ゲー
ト、２４・・・・・・比較器。
成図、第２図はブレークポイントにおける命令の置きか
えを示す図である。 １・・・・演算処理装置、２・・・・・主記憶装置、５
・・・・・・ブレークＦＦ、６・・・・・継続実行番地
レジスタ、７・・・・・・継続実行命令レジスタ、２０
・・・・・制御部、２１．２２．２３・・・・・・ゲー
ト、２４・・・・・・比較器。
Claims (1)
- 演算処理装置と、前記演算処理装置の実行するプログラ
ムを格納する主記憶装置とを有する計算機システムの前
記演算処理装置がデバッグ中断状態であることを示すブ
レーククリップフロップと、前記デバッグ中断状態から
の復帰後に処理を継続実行する開始番地の値を格納する
継続実行番地レジスタと、前記デバッグ中断状態からの
復帰後に実行すべき命令語を格納する継続実行命令レジ
スタと、前記ブレーククリップフロッグがセットされて
いる時に、前記演算処理装置が命令の読み込みサイクル
として出力した前記主記憶装置へのアドレスと前記継続
実行番地レジスタの内容を比較し、一致する時に前記主
記憶装置からのデータ出力を抑止して前記継続実行命令
レジスタの内容を出力する制御部を具備することを特徴
とするデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120515A JPS6011945A (ja) | 1983-07-01 | 1983-07-01 | デバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120515A JPS6011945A (ja) | 1983-07-01 | 1983-07-01 | デバッグ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6011945A true JPS6011945A (ja) | 1985-01-22 |
| JPH0432418B2 JPH0432418B2 (ja) | 1992-05-29 |
Family
ID=14788130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120515A Granted JPS6011945A (ja) | 1983-07-01 | 1983-07-01 | デバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011945A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249738A (en) * | 1975-10-16 | 1977-04-21 | Western Electric Co | Device for patching memory |
| JPS57211651A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Patch system |
-
1983
- 1983-07-01 JP JP58120515A patent/JPS6011945A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5249738A (en) * | 1975-10-16 | 1977-04-21 | Western Electric Co | Device for patching memory |
| JPS57211651A (en) * | 1981-06-23 | 1982-12-25 | Toshiba Corp | Patch system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432418B2 (ja) | 1992-05-29 |
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