JPH04295956A - テレメータ装置 - Google Patents
テレメータ装置Info
- Publication number
- JPH04295956A JPH04295956A JP3059973A JP5997391A JPH04295956A JP H04295956 A JPH04295956 A JP H04295956A JP 3059973 A JP3059973 A JP 3059973A JP 5997391 A JP5997391 A JP 5997391A JP H04295956 A JPH04295956 A JP H04295956A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- cpu
- microprocessor
- memory
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Retry When Errors Occur (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、互いのマイクロプロセ
ッサによりファームウェアコントロールエラーを判定し
てファームウエアコントロールエラー側の処理をバック
アップするテレメータ装置に関する。
ッサによりファームウェアコントロールエラーを判定し
てファームウエアコントロールエラー側の処理をバック
アップするテレメータ装置に関する。
【０００２】
【従来の技術】図４は従来のテレメータ装置を示す概略
ブロック回路図である。図に於いて、１０はプログラム
に基づいてタイマ回路（後述説明）にセット又はリセッ
ト指令を行い、そのタイマ回路を計数または停止させる
。１１は入力されるクロック数を計数するタイマ回路で
、ＣＰＵ１０からの指令後、一定時間以内にＣＰＵ１０
からセット又はリセットされない場合、タイマ回路１１
がオーバーフローしてＣＰＵ１０にリセット信号を出力
する。尚、ＣＰＵが複数個有するシステムの場合は、タ
イマ回路もＣＰＵに対応して複数個必要である。
ブロック回路図である。図に於いて、１０はプログラム
に基づいてタイマ回路（後述説明）にセット又はリセッ
ト指令を行い、そのタイマ回路を計数または停止させる
。１１は入力されるクロック数を計数するタイマ回路で
、ＣＰＵ１０からの指令後、一定時間以内にＣＰＵ１０
からセット又はリセットされない場合、タイマ回路１１
がオーバーフローしてＣＰＵ１０にリセット信号を出力
する。尚、ＣＰＵが複数個有するシステムの場合は、タ
イマ回路もＣＰＵに対応して複数個必要である。
【０００３】従来のテレメータ装置は上記のように構成
されており、ＣＰＵ１０がある処理を行う時、タイマ回
路１１をセットして、そのセットされた時間内に処理が
終了しない場合は、ＣＰＵ１０内のファームウェアコン
トロールエラーとしてタイマ回路１１が強制的にリセッ
ト信号をＣＰＵ１０に出力していた。
されており、ＣＰＵ１０がある処理を行う時、タイマ回
路１１をセットして、そのセットされた時間内に処理が
終了しない場合は、ＣＰＵ１０内のファームウェアコン
トロールエラーとしてタイマ回路１１が強制的にリセッ
ト信号をＣＰＵ１０に出力していた。
【０００４】
【発明が解決しようとする課題】上記のような従来のテ
レメータ装置では、複数個のＣＰＵを用いて互いに処理
を行う場合、あるＣＰＵのファームウェアコントロール
エラーによりこれまでに処理された履歴データがタイマ
回路によりクリアされてしまい、且つ、互いのＣＰＵに
よる動作が把握できないという問題があった。
レメータ装置では、複数個のＣＰＵを用いて互いに処理
を行う場合、あるＣＰＵのファームウェアコントロール
エラーによりこれまでに処理された履歴データがタイマ
回路によりクリアされてしまい、且つ、互いのＣＰＵに
よる動作が把握できないという問題があった。
【０００５】本発明は、かかる課題を解決するためにな
されたもので、互いのＣＰＵのファームウェアコントロ
ールエラーを検出し、ファームウェアコントロールエラ
ーなったＣＰＵをリセットすると共にこれまでの処理さ
れた履歴データを保存して継続して処理ができるテレメ
ータ装置を得ることを目的とする。
されたもので、互いのＣＰＵのファームウェアコントロ
ールエラーを検出し、ファームウェアコントロールエラ
ーなったＣＰＵをリセットすると共にこれまでの処理さ
れた履歴データを保存して継続して処理ができるテレメ
ータ装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明に係るテレメータ
装置は、処理を異にする一方のマイクロプロセッサと他
方のマイクロプロセッサとの間に接続され、これらのマ
イクロプロセッサにより処理されたデータ及び動作履歴
並びにその処理時間が順次に格納されるとメモリと、そ
のメモリに格納された上記他方のマイクロプロセッサの
処理時間が所定時間を越えると上記メモリに格納された
他方のマイクロプロセッサで処理されたデータをバック
アップすると共にリセット指令を出力する前記一方のマ
イクロプロセッサと、上記一方のマイクロプロセッサか
らのリセット指令に基づいて上記他方のマイクロプロセ
ッサにリセット信号を出力する第１のリセット回路と、
上記メモリに格納された上記一方のマイクロプロセッサ
の処理時間が所定時間を越えると上記メモリに格納され
た一方のマイクロプロセッサの処理されたデータをバッ
クアップすると共にリセット指令を出力する上記他方の
マイクロプロセッサと、上記他方のマイクロプロセッサ
からのリセット指令に基づいて上記一方のマイクロプロ
セッサにリセット信号を出力する第２のリセット回路と
を備えたものである。
装置は、処理を異にする一方のマイクロプロセッサと他
方のマイクロプロセッサとの間に接続され、これらのマ
イクロプロセッサにより処理されたデータ及び動作履歴
並びにその処理時間が順次に格納されるとメモリと、そ
のメモリに格納された上記他方のマイクロプロセッサの
処理時間が所定時間を越えると上記メモリに格納された
他方のマイクロプロセッサで処理されたデータをバック
アップすると共にリセット指令を出力する前記一方のマ
イクロプロセッサと、上記一方のマイクロプロセッサか
らのリセット指令に基づいて上記他方のマイクロプロセ
ッサにリセット信号を出力する第１のリセット回路と、
上記メモリに格納された上記一方のマイクロプロセッサ
の処理時間が所定時間を越えると上記メモリに格納され
た一方のマイクロプロセッサの処理されたデータをバッ
クアップすると共にリセット指令を出力する上記他方の
マイクロプロセッサと、上記他方のマイクロプロセッサ
からのリセット指令に基づいて上記一方のマイクロプロ
セッサにリセット信号を出力する第２のリセット回路と
を備えたものである。
【０００７】
【作用】本発明に於いては、一方のマイクロプロセッサ
と他方のマイクロプロセッサとにより処理されたデータ
及び動作履歴並びにその処理時間とをメモリに格納する
と共に、互いのプロセッサは相手側の処理時間を上記メ
モリから読み取り、その読み取られた処理時間が所定時
間を越えているかどうか判定する。そして、例えば、上
記一方のマイクロプロセッサの処理時間が所定時間を越
えると上記他方のマイクロプロセッサが上記メモリに格
納されたデータ及び動作履歴をバックアップすると共に
、上記他方のマイクロプロセッサから第２のリセット回
路にリセット指令を出力する。すると、そのリセット指
令を受けた第２のリセット回路は上記一方のマイクロプ
ロセッサにリセット信号を出力してリセットする。 又、上記他方のマイクロプロセッサの処理時間が所定時
間を越えると上記一方のマイクロプロセッサが上記メモ
リに格納されたデータ及び動作履歴をバックアップする
と共に、上記一方のマイクロプロセッサから第１のリセ
ット回路にリセット指令を出力する。すると、そのリセ
ット指令を受けた第１のリセット回路は上記他方のマイ
クロプロセッサにリセット信号を出力してリセットする
。
と他方のマイクロプロセッサとにより処理されたデータ
及び動作履歴並びにその処理時間とをメモリに格納する
と共に、互いのプロセッサは相手側の処理時間を上記メ
モリから読み取り、その読み取られた処理時間が所定時
間を越えているかどうか判定する。そして、例えば、上
記一方のマイクロプロセッサの処理時間が所定時間を越
えると上記他方のマイクロプロセッサが上記メモリに格
納されたデータ及び動作履歴をバックアップすると共に
、上記他方のマイクロプロセッサから第２のリセット回
路にリセット指令を出力する。すると、そのリセット指
令を受けた第２のリセット回路は上記一方のマイクロプ
ロセッサにリセット信号を出力してリセットする。 又、上記他方のマイクロプロセッサの処理時間が所定時
間を越えると上記一方のマイクロプロセッサが上記メモ
リに格納されたデータ及び動作履歴をバックアップする
と共に、上記一方のマイクロプロセッサから第１のリセ
ット回路にリセット指令を出力する。すると、そのリセ
ット指令を受けた第１のリセット回路は上記他方のマイ
クロプロセッサにリセット信号を出力してリセットする
。
【０００８】
【実施例】図１は本発明の一実施例の回路図である。図
に於いて、１はＣＰＵで、ＣＰＵ１からのポート出力が
ＣＰＵ１側に設けられたリセット回路（後述説明）に入
力すると共に、ＣＰＵ２側に設けられたリセット回路（
後述説明）からのリセット信号がＯＲゲート８を介して
ＣＰＵ１のリセット入力に入力される。又、ＣＰＵ１の
入出力ポートからデータ処理された信号がデータバスを
介してメモリ（後述説明）に入力される。尚、ＣＰＵ１
内にはメモリが内蔵されており、そのメモリ内にはテレ
メータとして動作させるためのプログラム等が格納され
ている。２はＣＰＵ２で、ＣＰＵ２からのポート出力が
ＣＰＵ２側に設けられたリセット回路（後述説明）に入
力すると共に、ＣＰＵ１側に設けられたリセット回路か
らのリセット信号がＯＲゲート９を介してＣＰＵ２のリ
セット入力に入力される。又、ＣＰＵ２の入出力ポート
からデータ処理された信号が上記データバスを介して上
記メモリに入力される。尚、ＣＰＵ２内にはメモリが内
蔵されており、そのメモリ内にはテレメータとして動作
させるためのプログラム等が格納されている。３はメモ
リで、ＣＰＵ１及びＣＰＵ２により処理されたデータ及
び処理内容（処理時間及び履歴処理等）が上記ポート入
出力から上記データバスを介して格納される。
に於いて、１はＣＰＵで、ＣＰＵ１からのポート出力が
ＣＰＵ１側に設けられたリセット回路（後述説明）に入
力すると共に、ＣＰＵ２側に設けられたリセット回路（
後述説明）からのリセット信号がＯＲゲート８を介して
ＣＰＵ１のリセット入力に入力される。又、ＣＰＵ１の
入出力ポートからデータ処理された信号がデータバスを
介してメモリ（後述説明）に入力される。尚、ＣＰＵ１
内にはメモリが内蔵されており、そのメモリ内にはテレ
メータとして動作させるためのプログラム等が格納され
ている。２はＣＰＵ２で、ＣＰＵ２からのポート出力が
ＣＰＵ２側に設けられたリセット回路（後述説明）に入
力すると共に、ＣＰＵ１側に設けられたリセット回路か
らのリセット信号がＯＲゲート９を介してＣＰＵ２のリ
セット入力に入力される。又、ＣＰＵ２の入出力ポート
からデータ処理された信号が上記データバスを介して上
記メモリに入力される。尚、ＣＰＵ２内にはメモリが内
蔵されており、そのメモリ内にはテレメータとして動作
させるためのプログラム等が格納されている。３はメモ
リで、ＣＰＵ１及びＣＰＵ２により処理されたデータ及
び処理内容（処理時間及び履歴処理等）が上記ポート入
出力から上記データバスを介して格納される。
【０００９】４はＣＰＵ１側に設けられたリセット回路
で、ＣＰＵ１からのポート出力に基づいてリセット信号
を発生し、そのリセット信号がＯＲゲート９を介してＣ
ＰＵ２のリセット入力及びＣＰＵ２側に設けた上記リセ
ット回路に入力される。４ａはデコーダで、ＣＰＵ１の
ポート出力からの信号を入力し、そのポート出力からの
信号をデコードする。４ｂはインバータで、ＣＰＵ２側
に設けられた上記リセット回路からのリセット信号がＯ
Ｒゲート８を介して入力され、そのリセット信号を反転
出力する。４ｃはＤ・Ｆ／Ｆで、ＣＰＵ１のポート出力
からの信号がＤ入力に入力され、又、デコーダ４ａでデ
コードされた信号がＣＫ入力に入力され、更に、インバ
ータ４ｂで反転されたリセット信号がＣＬＥＡＲ入力に
入力される。４ｄはインバータで、Ｄ・Ｆ／Ｆ４ｃのＱ
出力からの信号を反転出力する。４ｅはＮＯＲゲートで
、ＣＰＵ１のポート出力からの信号とインバータ４ｄか
らの信号とが入力され、それらの信号の論理和を取って
リセット信号をＯＲゲート９に出力する。尚、リセット
回路４はデコーダ４ａ、インバータ４ｂ、Ｄ・Ｆ／Ｆ４
ｃ、インバータ４ｄ及びＮＯＲゲート４ｅから構成され
ている。
で、ＣＰＵ１からのポート出力に基づいてリセット信号
を発生し、そのリセット信号がＯＲゲート９を介してＣ
ＰＵ２のリセット入力及びＣＰＵ２側に設けた上記リセ
ット回路に入力される。４ａはデコーダで、ＣＰＵ１の
ポート出力からの信号を入力し、そのポート出力からの
信号をデコードする。４ｂはインバータで、ＣＰＵ２側
に設けられた上記リセット回路からのリセット信号がＯ
Ｒゲート８を介して入力され、そのリセット信号を反転
出力する。４ｃはＤ・Ｆ／Ｆで、ＣＰＵ１のポート出力
からの信号がＤ入力に入力され、又、デコーダ４ａでデ
コードされた信号がＣＫ入力に入力され、更に、インバ
ータ４ｂで反転されたリセット信号がＣＬＥＡＲ入力に
入力される。４ｄはインバータで、Ｄ・Ｆ／Ｆ４ｃのＱ
出力からの信号を反転出力する。４ｅはＮＯＲゲートで
、ＣＰＵ１のポート出力からの信号とインバータ４ｄか
らの信号とが入力され、それらの信号の論理和を取って
リセット信号をＯＲゲート９に出力する。尚、リセット
回路４はデコーダ４ａ、インバータ４ｂ、Ｄ・Ｆ／Ｆ４
ｃ、インバータ４ｄ及びＮＯＲゲート４ｅから構成され
ている。
【００１０】５はＣＰＵ２側に設けられたリセット回路
で、ＣＰＵ２からのポート出力に基づいてリセット信号
を発生し、そのリセット信号がＯＲゲート８を介してＣ
ＰＵ１のリセット入力及びＣＰＵ１側に設けたリセット
回路４に入力される。５ａはデコーダで、ＣＰＵ２のポ
ート出力からの信号を入力し、そのポート出力からの信
号をデコードする。５ｂはインバータで、ＣＰＵ１側に
設けられたリセット回路４からのリセット信号がＯＲゲ
ート９を介して入力され、そのリセット信号を反転出力
する。５ｃはＤ・Ｆ／Ｆで、ＣＰＵ２のポート出力から
の信号がＤ入力に入力され、又、デコーダ５ａでデコー
ドされた信号がＣＫ入力に入力され、更に、インバータ
５ｂで反転されたリセット信号がＣＬＥＡＲ入力に入力
される。５ｄはインバータで、Ｄ・Ｆ／Ｆ５ｃのＱ出力
端子からの信号を反転出力する。５ｅはＮＯＲゲートで
、ＣＰＵ２のポート出力からの信号とシンバータ５ｄか
らの信号とが入力され、それらの信号の論理和を取って
リセット信号をＯＲゲート８に出力する。尚、リセット
回路５はデコーダ５ａ、インバータ５ｂ、Ｄ・Ｆ／Ｆ５
ｃ、インバータ５ｄ及びＮＯＲゲート５ｅから構成され
ている。６はリセットスイッチで、リセットスイッチ６
を押下することにより、強制的にＣＰＵ１及びＣＰＵ２
がリセットされる。７はインバータで、リセットスイッ
チ６を介して一端側に＋ＶＣＣ電源が入力側に入力され
、出力側はＯＲゲート８，９の入力側に反転された信号
が入力されている。
で、ＣＰＵ２からのポート出力に基づいてリセット信号
を発生し、そのリセット信号がＯＲゲート８を介してＣ
ＰＵ１のリセット入力及びＣＰＵ１側に設けたリセット
回路４に入力される。５ａはデコーダで、ＣＰＵ２のポ
ート出力からの信号を入力し、そのポート出力からの信
号をデコードする。５ｂはインバータで、ＣＰＵ１側に
設けられたリセット回路４からのリセット信号がＯＲゲ
ート９を介して入力され、そのリセット信号を反転出力
する。５ｃはＤ・Ｆ／Ｆで、ＣＰＵ２のポート出力から
の信号がＤ入力に入力され、又、デコーダ５ａでデコー
ドされた信号がＣＫ入力に入力され、更に、インバータ
５ｂで反転されたリセット信号がＣＬＥＡＲ入力に入力
される。５ｄはインバータで、Ｄ・Ｆ／Ｆ５ｃのＱ出力
端子からの信号を反転出力する。５ｅはＮＯＲゲートで
、ＣＰＵ２のポート出力からの信号とシンバータ５ｄか
らの信号とが入力され、それらの信号の論理和を取って
リセット信号をＯＲゲート８に出力する。尚、リセット
回路５はデコーダ５ａ、インバータ５ｂ、Ｄ・Ｆ／Ｆ５
ｃ、インバータ５ｄ及びＮＯＲゲート５ｅから構成され
ている。６はリセットスイッチで、リセットスイッチ６
を押下することにより、強制的にＣＰＵ１及びＣＰＵ２
がリセットされる。７はインバータで、リセットスイッ
チ６を介して一端側に＋ＶＣＣ電源が入力側に入力され
、出力側はＯＲゲート８，９の入力側に反転された信号
が入力されている。
【００１１】本発明のテレメータ装置は上記のように構
成されており、図２は図１のＣＰＵ１がファームウェア
エラーを検出したときの動作を示すタイミングチャート
、図３は図１のＣＰＵ２がファームウェアエラーを検出
したときの動作を示すタイミングチャートであり、その
動作を説明する。
成されており、図２は図１のＣＰＵ１がファームウェア
エラーを検出したときの動作を示すタイミングチャート
、図３は図１のＣＰＵ２がファームウェアエラーを検出
したときの動作を示すタイミングチャートであり、その
動作を説明する。
【００１２】先ず、ＣＰＵ１及びＣＰＵ２を初期状態に
するために外部に設けられたリセットスイッチ６を押下
する。すると、インバータ７の出力レベルがＨレベルに
なり、それぞれのＯＲゲート８，９を介してＨレベルの
リセット信号がＣＰＵ１及びＣＰＵ２に入力されてリセ
ットされる。次に、ＣＰＵ１及びＣＰＵ２内のメモリ（
図示せず）に格納されたプログラムに基づいてファーム
ウェアによるタイマを働かすと共にＣＰＵ１及びＣＰＵ
２がそれぞれデータ処理等を行い、その際、処理された
データを残すためにメモリ３に書き込む。又、ＣＰＵ１
及びＣＰＵ２は各処理に於けるファームウェアの処理時
間及び動作履歴もメモリ３内に書き込むようにする。 そして、互いのＣＰＵは相手側のファームウェアの処理
時間内で適宜にデータ処理等がなされているかどうかを
調べるために、メモリ３内に記憶されたファームウェア
処理時間の内容を読み取る。そして、ファームウェア処
理時間内に処理されている場合（通常状態）、図２に示
すように、ＣＰＵ１はＣＰＵ１のポート出力からＨレベ
ルの信号がリセット回路４に出力され、リセット回路４
のデコーダ４ａ及びインバータ４ｂの出力レベルがＨレ
ベル、Ｄ・Ｆ／Ｆ４ｃの出力レベルがＬレベルになり、
インバータ４ｄ及びＮＯＲゲート４ｅを介してＯＲゲー
ト９にＬレベルの信号が入力され、ＯＲゲート９からの
出力がＬレベルとなり、ＣＰＵ２のリセット入力にはＬ
レベルの信号が入力され、ＣＰＵ２はリセットされず処
理を続けることができる。
するために外部に設けられたリセットスイッチ６を押下
する。すると、インバータ７の出力レベルがＨレベルに
なり、それぞれのＯＲゲート８，９を介してＨレベルの
リセット信号がＣＰＵ１及びＣＰＵ２に入力されてリセ
ットされる。次に、ＣＰＵ１及びＣＰＵ２内のメモリ（
図示せず）に格納されたプログラムに基づいてファーム
ウェアによるタイマを働かすと共にＣＰＵ１及びＣＰＵ
２がそれぞれデータ処理等を行い、その際、処理された
データを残すためにメモリ３に書き込む。又、ＣＰＵ１
及びＣＰＵ２は各処理に於けるファームウェアの処理時
間及び動作履歴もメモリ３内に書き込むようにする。 そして、互いのＣＰＵは相手側のファームウェアの処理
時間内で適宜にデータ処理等がなされているかどうかを
調べるために、メモリ３内に記憶されたファームウェア
処理時間の内容を読み取る。そして、ファームウェア処
理時間内に処理されている場合（通常状態）、図２に示
すように、ＣＰＵ１はＣＰＵ１のポート出力からＨレベ
ルの信号がリセット回路４に出力され、リセット回路４
のデコーダ４ａ及びインバータ４ｂの出力レベルがＨレ
ベル、Ｄ・Ｆ／Ｆ４ｃの出力レベルがＬレベルになり、
インバータ４ｄ及びＮＯＲゲート４ｅを介してＯＲゲー
ト９にＬレベルの信号が入力され、ＯＲゲート９からの
出力がＬレベルとなり、ＣＰＵ２のリセット入力にはＬ
レベルの信号が入力され、ＣＰＵ２はリセットされず処
理を続けることができる。
【００１３】ところが、ＣＰＵ１によりＣＰＵ２側でフ
ァームウェアエラーがあることを判定された場合、ＣＰ
Ｕ１のポート出力は直ちにＬレベルの信号をリセット回
路４に出力してデコーダ４ａ及びインバータ４ｂの出力
がＬレベルに、Ｄ・Ｆ／Ｆ４ｃの出力がＨレベルになり
、インバータ４ｄ及びＮＯＲゲート４ｅを介してＯＲゲ
ート９にＨレベルの信号（リセット信号）が入力され、
ＯＲゲート９からの出力がＨレベルとなり、ＣＰＵ２の
リセット入力にはＨレベルの信号が入力され、ＣＰＵ２
はリセットされる。その時、ＣＰＵ１はメモリ３内に格
納されているＣＰＵ２の履歴データ及び履歴処理をバッ
クアップすると共にそのデータを参照して継続処理する
ことができる。
ァームウェアエラーがあることを判定された場合、ＣＰ
Ｕ１のポート出力は直ちにＬレベルの信号をリセット回
路４に出力してデコーダ４ａ及びインバータ４ｂの出力
がＬレベルに、Ｄ・Ｆ／Ｆ４ｃの出力がＨレベルになり
、インバータ４ｄ及びＮＯＲゲート４ｅを介してＯＲゲ
ート９にＨレベルの信号（リセット信号）が入力され、
ＯＲゲート９からの出力がＨレベルとなり、ＣＰＵ２の
リセット入力にはＨレベルの信号が入力され、ＣＰＵ２
はリセットされる。その時、ＣＰＵ１はメモリ３内に格
納されているＣＰＵ２の履歴データ及び履歴処理をバッ
クアップすると共にそのデータを参照して継続処理する
ことができる。
【００１４】又、図３はＣＰＵ２によりＣＰＵ１側でフ
ァームウェアエラーがあることを判定した時の動作であ
り、その動作は図２の動作と同様であるので説明を省略
する。 この様に、互いのＣＰＵによりファームウェ
アエラーを検出すると共に履歴データ及び履歴処理を残
すようにしているので、一方のＣＰＵがファームウェア
エラーとなっても他方のＣＰＵによりバックアップして
その履歴データを保存し、履歴処理を把握して継続処理
することができる。
ァームウェアエラーがあることを判定した時の動作であ
り、その動作は図２の動作と同様であるので説明を省略
する。 この様に、互いのＣＰＵによりファームウェ
アエラーを検出すると共に履歴データ及び履歴処理を残
すようにしているので、一方のＣＰＵがファームウェア
エラーとなっても他方のＣＰＵによりバックアップして
その履歴データを保存し、履歴処理を把握して継続処理
することができる。
【００１５】
【発明の効果】以上のように本発明によれば、互いのマ
イクロプロセッサによる処理データ及び動作履歴並びに
その処理時間をメモリに格納させ、その格納された処理
時間を相手側のマイクロプロセッサにより判定して異常
がある場合、上記メモリに格納された相手側の処理デー
タ及び動作履歴をバックアップすると共に、そのマイク
ロプロセッサをリセットするようにしたので、マイクロ
プロセッサにより処理された履歴データが消去されるこ
とがない。又、メモリに格納された履歴データに基づい
て互いにマイクロプロセッサが相手側を監視することに
より、マイクロプロセッサ間で互いの動作を把握するこ
とができマイクロプロセッサの二重化の処理と同程度の
信頼性を得ることができる。
イクロプロセッサによる処理データ及び動作履歴並びに
その処理時間をメモリに格納させ、その格納された処理
時間を相手側のマイクロプロセッサにより判定して異常
がある場合、上記メモリに格納された相手側の処理デー
タ及び動作履歴をバックアップすると共に、そのマイク
ロプロセッサをリセットするようにしたので、マイクロ
プロセッサにより処理された履歴データが消去されるこ
とがない。又、メモリに格納された履歴データに基づい
て互いにマイクロプロセッサが相手側を監視することに
より、マイクロプロセッサ間で互いの動作を把握するこ
とができマイクロプロセッサの二重化の処理と同程度の
信頼性を得ることができる。
【図１】本発明の一実施例の回路図である。
【図２】図１のＣＰＵ１がファームウェアエラーを検出
したときの動作を示すタイミングチャートである。
したときの動作を示すタイミングチャートである。
【図３】図１のＣＰＵ２がファームウェアエラーを検出
したときの動作を示すタイミングチャートである。
したときの動作を示すタイミングチャートである。
【図４】従来のテレメータ回路を示すブロック回路図で
ある。
ある。
１，２ ＣＰＵ
３ メモリ
４，５ リセット回路
６ リセットスイッチ
７ インバータ
８，９ ＯＲゲート
Claims (1)
- 【請求項１】 処理を異にする一方のマイクロプロッ
サと他方のマイクロプロセッサとの間に接続され、これ
らのマイクロプロセッサにより処理されたデータ及び動
作履歴並びにその処理時間が順次に格納されるメモリと
、該メモリに格納された前記他方のマイクロプロセッサ
の処理時間が所定時間を越えると前記メモリに格納され
た他方のマイクロプロセッサで処理されたデータをバッ
クアップすると共にリセット指令を出力する前記一方の
マイクロプロセッサと、前記一方のマイクロプロセッサ
からのリセット指令に基づいて前記他方のマイクロプロ
セッサにリセット信号を出力する第１のリセット回路と
、前記メモリに格納された前記一方のマイクロプロセッ
サの処理時間が所定時間を越えると前記メモリに格納さ
れた一方のマイクロプロセッサで処理されたデータをバ
ックアップすると共にリセット指令を出力する前記他方
のマイクロプロセッサと、前記他方のマイクロプロセッ
サからのリセット指令に基づいて前記一方のマイクロプ
ロセッサにリセット信号を出力する第２のリセット回路
とを備えたことを特徴とするテレメータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059973A JPH04295956A (ja) | 1991-03-25 | 1991-03-25 | テレメータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059973A JPH04295956A (ja) | 1991-03-25 | 1991-03-25 | テレメータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04295956A true JPH04295956A (ja) | 1992-10-20 |
Family
ID=13128628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3059973A Pending JPH04295956A (ja) | 1991-03-25 | 1991-03-25 | テレメータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04295956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009003862A (ja) * | 2007-06-25 | 2009-01-08 | Hitachi Industrial Equipment Systems Co Ltd | 複数コンポーネントシステム |
-
1991
- 1991-03-25 JP JP3059973A patent/JPH04295956A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009003862A (ja) * | 2007-06-25 | 2009-01-08 | Hitachi Industrial Equipment Systems Co Ltd | 複数コンポーネントシステム |
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