JPH04291859A - 割り込み要求の制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割多重方式による
通信を行う複数の装置から、これら複数の装置を統括す
る上位装置あるいは対向する装置への、割り込み要求の
制御方法に関する。通信分野では、サービスの多様化が
進んでおり、それらを構成する装置も、高性能でしかも
高集積化が要求される。それに伴い、制御方法も複雑化
しており、割り込み信号などの制御信号なども効率よく
、しかも簡便に制御できる方法が必要とされる。

【０００２】

【従来の技術】従来、機能的に独立した装置（あるいは
ブロック）では、機能装置ごとにプロセッサやコントロ
ーラを設けて、それぞれの装置の処理を行わせているの
が普通である。この方法では、各機能装置からこれらを
統括する上位装置への処理要求のための割り込みは機能
装置単位で行われるため、各機能装置から上位装置へそ
れぞれ割り込み信号を入力するためのパスが必要になり
、機能装置の数や割り込みの種類が多くなると配線が複
雑になった。また割り込みの数や種類が変更されると機
能装置の変更が必要となる場合もあった。

【０００３】図７に、多数の割り込み信号線を用いる従
来例方法を示す。図７において、１はＣＰＵユニット、
２〜４はそれぞれ情報を時分割で送受信するｎ個のチャ
ネルＣＨ１〜ＣＨｎである。５はチャネルＣＨ１〜ＣＨ
ｎに結合されて時分割多重伝送制御を行う時分割多重ハ
イウェイインタフェースである。６は通信路ハイウェイ
である。７はチャネルＣＨ１〜ＣＨｎおよび時分割多重
ハイウェイインタフェース５に対してフレームおよびタ
イムスロットのタイミング信号を供給するタイミング生
成回路である。８，９，１０はそれぞれｍビットずつの
割り込み要求信号ＩＲＱの線である。ｍビットの信号線
は割り込み要因の種類を識別するために必要とされ、そ
のため割り込み要求信号線の総本数は、ｎ個のチャネル
全体でｎ×ｍ本となる。

【０００４】チャネルＣＨ１〜ＣＨｎには、それぞれタ
イムスロットＴＳ１〜ＴＳｎが割り当てられており、そ
のタイムスロットのタイミングで情報を送受信する。各
チャネルは、無効フレームを検出したときや通話終了と
なった場合などに割り込み要求信号ＩＲＱをＣＰＵユニ
ット１に上げ、対応する処理を行わせる。

【０００５】このように従来の割り込み要求制御方法で
は、チャネル数や割り込み要因数が増加すると割り込み
要求信号線の本数が比例して増大することになる。

【０００６】ところで時分割多重伝送方式は、線路の本
数が少なくて済む利点をもっている。しかし従来、装置
間を時分割多重伝送路で結合している様なシステムでは
、その時分割多重通信路がコマンドやデータなどの情報
の伝送用であるため、それを利用して対向装置に対し直
接割り込みを通知することはできず、各装置内でそれぞ
れ割り込みを処理する方法をとっていた。そして対向装
置に対して割り込みをどうしても行う必要がある場合に
は、各装置内のプロセッサ制御によるシリアル通信路を
別に設けて割り込みを通知する方法をとっていたため、
処理に時間がかかり、回路規模の増加を招いていた。

【０００７】

【発明が解決しようとする課題】従来の割り込み要求の
制御方法は、割り込み数に応じた信号線数が必要である
ため、大規模化が困難であるという問題があった。また
装置間で割り込みをシリアル伝送路で通知する方式では
、そのためのコントローラが必要となること、処理に時
間がかかること、などの問題があった。

【０００８】本発明は、時分割多重方式で通信を行う複
数の装置からの割り込み要求を簡単な回路で効率的に高
速に通知し処理できるようにすることを目的としている
。

【０００９】

【課題を解決するための手段】本発明は、時分割多重通
信路を介して対向装置と通信を行う複数の装置（機能ブ
ロックを含む）から、これらの複数の装置のための処理
を共通に行う上位装置あるいは通信相手の対向装置への
割り込み要求を、専用の時分割多重通信路を用いて通知
するもので、その際の割り込み要求通知用の時分割多重
通信路のフレームやタイムスロットのタイミング制御は
、情報伝送用の時分割多重通信路についてのタイミング
信号を共用することによって、回路規模の増大を抑制す
るようにしたものである。

【００１０】図１は、本発明の原理を例示的方法で示し
たものである。図１において、 １は、情報の入出力要求を発生し、割り込み要求を受け
付けて処理する上位装置のＣＰＵユニットである。 ２、３、４は、それぞれ情報の入出力要求単位で情報を
時分割で送受信するｎ個のチャネルＣＨ１〜ＣＨｎであ
り、固有のタイムスロットＴＳ１〜ＴＳｎをもっている
。

【００１１】５は、時分割多重ハイウェイインタフェー
スである。 ６は、通信路ハイウェイである。 ７は、フレーム周期およびタイムスロットのタイミング
信号を生成するタイミング生成部である。

【００１２】１１は、チャネルＣＨ１〜ＣＨｎからの割
り込み要求信号を時分割多重でＣＰＵユニット１へ通知
する時分割多重割り込み通信路であり、各チャネルＣＨ
１〜ＣＨｎのタイムスロットは、情報伝送用のタイムス
ロットＴＳ１〜ＴＳｎと同期している。 １２は、ＣＰＵユニット１に各チャネルの割り込み要求
信号のタイムスロットを識別させるために供給される基
準タイミング信号である。

【００１３】

【作用】図１の本発明の構成によれば、各チャネルＣＨ
１〜ＣＨｎは、それぞれ割り込み要因が発生すると、自
己が使用するタイムスロットＴＳ１〜ＴＳｎを一定時間
（たとえば１〜数フレーム期間）イネーブル状態にして
そのタイムスロットにより割り込み要求を時分割多重割
り込み通信路１１にのせ、ＣＰＵユニット１に通知した
後ディセーブル状態に復帰し、割り込み通知を終了する
。ＣＰＵユニット１は、基準タイミング信号１２に基づ
いて各タイムスロットの内容を識別し、割り込み要求が
あった場合、その受け付けと、割り込み処理とを行う。 この例ではＣＰＵ側からチャネルへの割り込み応答は行
われない。

【００１４】割り込み要求通知用の時分割多重割り込み
通信路１１のタイミング制御は、時分割多重ハイウェイ
インタフェース５側のタイミング制御と同期しているた
め、必要とされる追加ハードウェア要素は極く僅かなも
のとなる。

【００１５】

【実施例】図２は、図１の構成を本発明の第１の実施例
として見たときのＣＰＵユニット１の割り込み要求処理
機構の構成を示したものである。また図３は、図２の割
り込み要求処理機構における割り込み要求処理をフロー
で示したものである。

【００１６】図２において、１１と１２はそれぞれ図１
中に示されている時分割多重割り込み通信路と基準タイ
ミング信号線であり、１３は時分割多重割り込み通信路
１１上の各タイムスロットＴＳ１〜ＴＳｎの内容を基準
タイミング信号によって並列に切り出し保持するラッチ
である。このラッチからは各チャネルの割り込み要求が
要求元別にＩＲＱ１〜ＩＲＱｎとして出力される。１４
は割り込みコントローラであり、割り込み要求ＩＲＱ１
〜ＩＲＱｎを順に検出し、ＣＰＵバス１６を介してＣＰ
Ｕに通知する。１５はＣＰＵであり、割り込み要求を要
因別に受け付け、割り込みコントローラ１４に通知して
、受け付けた割り込み要求をリセットさせ割り込み処理
を行って終了する。

【００１７】時分割多重割り込み通信路１１のタイムス
ロットは複数ビット（一般には８ビット）で構成されて
いるため、複数の割り込み要因を１つのタイムスロット
にのせてＣＰＵユニット１に通知することができ、たと
えば１要因１ビットとすることができる。

【００１８】図３に示す割り込み要求の処理は、ＣＰＵ
１５によって実行される。たとえば一定のタイミングで
、割り込み要求検索を開始し、ＩＲＱ１〜ＩＲＱｎのう
ち有意のものを検出すると、その割り込み要因を分析し
、ラッチ１３の該当する割り込み要因をリセットする。 次にその割り込み処理を行い、終了すると他の割り込み
要求を検出して同様な処理を行い、割り込み要求が全く
なくなったとき終了する。

【００１９】図４は、本発明の第２の実施例の構成であ
り、ＣＰＵユニット１と各チャネルＣＨ１〜ＣＨｎとの
間に、割り込み要求通知用の上りの時分割多重割り込み
通信路１１のほかに、割り込み応答用の下りの時分割多
重割り込み通信路１７を設けたものである。この追加さ
れた時分割多重割り込み通信路１７のタイムスロットも
、通信路１１と同様にチャネルＣＨ１〜ＣＨｎのタイム
スロットＴＳ１〜ＴＳｎと同期している。

【００２０】図５は、図４の第２の実施例によるＣＰＵ
ユニット１内の割り込み要求処理機構の構成を示し、図
６はそのＣＰＵ１５による割り込み要求処理をフローで
示したものである。

【００２１】図５において、１８はラッチ・デコーダで
あり、各タイムスロットＴＳ１〜ＴＳｎに多重されてい
る割り込み要求をタイムスロットごとに切り出し、ラッ
チに格納するとともに、各要因をデコードし、要因別の
割り込み要求ＩＲ１〜ＩＲｎを出力する。１９はプライ
オリティエンコーダであり、１フレーム分のタイムスロ
ットのラッチ入力が終了すると、予め定められている要
因間の優先順位にしたがって、もっとも優先順位の高い
割り込み要求を選択し、割り込み要求をＣＰＵ１５に通
知する。２０はその通知に用いられる割り込み要求信号
線ＩＲＱである。２１は送信バッファであり、ＣＰＵ１
５が割り込み要求の要因を分析した結果の要因コードが
書き込まれ、要求元のチャネルに処理済みであることを
、下りの時分割多重割り込み通信路１７の該当するタイ
ムスロットにのせて通知する。要因コードを受信したチ
ャネルは、その割り込み要因をリセットする。

【００２２】図５のフローによりＣＰＵ１５の処理を説
明する。割り込み要求を検出して割り込み要因を分析す
るところまでは図３のフローと同じであるが、その後、
割り込み応答として要因コードが送信バッファ２１にセ
ットされ、送信される。次に割り込み処理を行い、終了
すると、ラッチ・デコーダ１８の該当ラッチの割り込み
要求を解除（クリア）し、他の割り込み要求があれば優
先順位の高い方から処理し、全ての要求を処理したとき
終了する。

【００２３】なお、時分割多重方式で情報通信を行って
いる対向装置に対して割り込み要求を通知する場合には
、情報通信用の通信路と並列に割り込み通知用の時分割
多重通信路を設けることによって容易に実現することが
できる。

【００２４】

【発明の効果】本発明によれば、時分割多重割り込み通
信路を用いて割り込み要求を通知するため、多くの割り
込み要因の制御を２本の信号線のみで行うことができ、
また時分割多重伝送に必要なタイミング信号も、情報通
信用のタイミング信号を利用できるため、回路規模の増
大を抑制でき、コストの低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１の実施例による割り込み要求処理
機構の構成図である。

【図３】本発明の第１の実施例による割り込み要求の処
理フロー図である。

【図４】本発明の第２の実施例による割り込み要求制御
方法の説明図である。

【図５】本発明の第２の実施例による割り込み要求処理
機構の構成図である。

【図６】本発明の第２の実施例による割り込み要求の処
理フロー図である。

【図７】多数の割り込み信号線をもつ従来例の割り込み
要求制御方法の説明図である。

【符号の説明】

１　　ＣＰＵユニット ２、３、４　　チャネルＣＨ１、ＣＨ２、ＣＨｎ５　　
時分割多重ハイウェイインタフェース６　　通信路ハイ
ウェイ ７　　タイミング生成部 １１　　時分割多重割り込み通信路 １２　　基準タイミング信号線

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　時分割多重通信路を用いて情報通信を
   行う複数の装置が、これらの複数の装置に共通の処理を
   行う上位の装置へあるいは情報通信の対向装置に対して
   、割り込み要求を通知するシステムにおいて、上記複数
   の装置と上位の装置あるいは対向装置との間に割り込み
   要求通知用の時分割多重割り込み通信路を設け、上記情
   報通信用の時分割多重通信路と同期して制御を行い、割
   り込み要求を通知することを特徴とする割り込み要求の
   制御方法。
2. 【請求項２】　　請求項１において、さらに割り込み応
   答用の時分割多重割り込み通信路を、割り込み要求通知
   用の時分割多重割り込み通信路と並列に設けたことを特
   徴とする割り込み要求の制御方法。