JPH04290477A

JPH04290477A - 半導体装置及びその実装構造

Info

Publication number: JPH04290477A
Application number: JP3055105A
Authority: JP
Inventors: Masao Makiuchi; 正男牧内
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-03-19
Filing date: 1991-03-19
Publication date: 1992-10-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体素子が基板に形成
された構造の半導体装置及びその実装構造に関する。

【０００２】半導体装置においては、実装した後におい
て、半導体素子の特性が劣化しないことが重要であり、
そのために信頼性の高い実装が要求されている。

【０００３】

【従来の技術】本出願人は先に特願平２−１７２６６１
号（出願日平成２年７月２日）、発明の名称「半導体受
光素子」において、図６に示すように、基板２の下面３
に半導体素子４が形成され、同じく下面３の各コーナ部
に電極５，６及びパッド７，８が形成され、且つ半導体
素子４の部位に電極９が形成された半導体装置１を提案
した。

【０００４】この半導体装置１は、電極５，６をパッド
１１，１２，電極９をパッド１３，パッド７，８をパッ
ド１４，１５に夫々接着されて、基台１６の上面に実装
される。

【０００５】

【発明が解決しようとする課題】実装された状態におい
て、半導体素子４は、上側については基板２により保護
され、下側については基台１６により保護されているけ
れども、周囲方向についてみると、隣り合う接続部分の
間は開口１７となっており、半導体素子４は気密封止さ
れていない。

【０００６】このため、半導体素子４には、大気中の水
分等の影響が開口１７を通して及ぶことになり、比較的
短い期間のうちに半導体素子４の特性が劣化してしまう
虞れがあり、実装状態についての信頼性が十分でなかっ
た。

【０００７】本発明は、実装状態における信頼性の向上
を実現した半導体装置及びその実装構造を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】請求項１の発明は、基板
と、該基板上に形成された半導体素子と、該基板上に、
該半導体素子の周囲を取り囲むように形成され、全周に
亘って基台に接着される枠部とよりなる構成としたもの
である。

【０００９】請求項２の発明は、請求項１において、上
記枠部は、その表面に、上記半導体素子の一の電極層を
有する構成としたものである。

【００１０】請求項３の発明は、請求項１記載の半導体
装置を、上記基板の上記半導体素子が形成されている面
を上記基台に対向させた向きで、上記枠部を、その全周
に亘って、上記基台に接着された構成としたものである
。

【００１１】

【作用】請求項１の発明において、枠部は、全周に亘っ
て基台に接着されたときに、半導体素子の全周囲に亘っ
て、基板と基台との間の隙間を塞ぐ。

【００１２】請求項２の発明において、枠部がその表面
に一の電極層を有する構成は、枠部が電極を兼ねる作用
をする。

【００１３】請求項３の発明において、枠部がその全周
に亘って基台と接着された構成は、基台及び基板と協働
して、半導体素子を気密封止する。

【００１４】

【実施例】図１は本発明の一実施例になる半導体装置２
０を、これが実装される基台２１と併せて示す。

【００１５】まず、半導体装置２０の構造について説明
する。

【００１６】２２はＩｎＰ基板（半導体基板）であり、
２００×２００μｍ　の大きさの矩形状であり、波長１
．３　〜１．６　μｍ　の光に対して透明である。

【００１７】基板２２の下面２３にはその中心に、半導
体素子であるＰＩＮ型フォトダイオード２４が、図２に
併せて示すように形成してある。

【００１８】同じく、基板２２の下面２３には、ＰＩＮ
型フォトダイオード２４を取り囲む矩形の枠部２５が形
成してある。

【００１９】この枠部２５は、図２に示すように、半導
体エピタキシャル層２６により形成されている。２７は
半導体エピタキシャル層２６のうちの導体層（Ｎ層）で
ある。

【００２０】２８は電極層であり、枠部２５の内側にお
いて導体層２７と接続された状態で、枠２５の表面に形
成してある。

【００２１】２９は融着層であり、例えばＡｕＳｕ製で
あり、フォトダイオード２４の部位及び枠部２５上に形
成してある。フォトダイオード２４の部位の融着層２９
ａは電極としての役割を有する。

【００２２】基板２２の上面には、入射した光をフォト
ダイオード２４の部位に集光させるマイクロレンズ３０
が形成してある。

【００２３】次に基台２１について説明する。

【００２４】４１は枠状パターンであり、Ａｕ製の融着
層からなり、上記枠部２５に対応する大きさで、セラミ
ック積層構造の基台本体４０の上面４２に形成してある
。

【００２５】枠状パターン４１の中央に、同じくＡｕ製
の融着層からなる円形パターン４３が形成してある。

【００２６】４４，４５は電極パッドであり、枠状パタ
ーン４１から延出して形成してある。

【００２７】枠状パターン４１の内側の円形パターン４
３は、図３に併せて示すように、基台本体４０の内部に
形成された内層ストリップライン４６を介して、枠状パ
ターン４１の下側を通って枠状パターン４１とは干渉す
ることなく、枠状パターン４１の外側に引き出されてい
る。

【００２８】ストリップライン４６の先端は、電極パッ
ド４７と接続してある。

【００２９】次に、半導体装置２０の基台２１上への実
装状態について説明する。

【００３０】半導体装置２０は、下面２３を基台２１に
対向させた向きで、フリップチップ方式で実装される。

【００３１】半導体装置２０は、図３に併せて示すよう
に、融着層２９を全周に亘って枠状パターン４１に融着
され、且つ融着層２９ａを円形パターン４３に融着され
た状態で実装される。

【００３２】このように実装された状態において、フォ
トダイオード２４は、上方側については、基板２２自体
によって覆われ、下方側については、基台２１（基台本
体４０）によって覆われ、周囲については、基板２２と
基台２１との間の隙間を占める枠部２５によって塞がれ
、気密封止された状態となる。

【００３３】このため、フォトダイオード２４には、半
導体装置２０が設置された場所の雰囲気の影響が及ぶこ
とがなく、水分等の影響による特性劣化は起きず、長期
に亘って初期の特性が維持される。

【００３４】また、上記の気密封止は、半導体装置２０
をフリップチップ方式で実装するだけで、その他の処理
は行わずに且つ特別の封止部材を使用することなく完了
するものであり、半導体装置２０の実装作業性は良好で
ある。

【００３５】また、枠部２５は、上記の気密封止の他に
、放熱を考慮して所定の面積Ｓとしてあり、フォトダイ
オード２４が発する熱は枠部２５を通して気密封止され
ている空間外に放散され、発熱による影響はない。

【００３６】図４は本発明の第２実施例になる半導体装
置５０を示す。

【００３７】この半導体装置５０は、ＩｎＰ基板５１の
下面５２に、４つのフォトダイオード５３−１〜５３−
４及び６つの電極５４−１〜５４−６が形成され、且つ
電極とは別に矩形状枠部５５が形成された構成である。

【００３８】枠部５５は、フォトダイオード５３−１〜
５３−４及び５４−１〜５４−６を取り囲んで形成して
ある。

【００３９】上記の半導体装置５０は、図５に示すよう
に、枠部５５を全周に亘って基台６０上の融着層よりな
る枠状パターン６１に融着されて、且つ各電極５４−１
〜５４−６を対応するパッド６２に接続されて、基台６
０上にフリップチップ方式で実装されている。

【００４０】フォトダイオード５３−１〜５３−４は、
上記実施例の場合と同様に、基板５１，基台６０及び枠
部５５により気密封止されている。

【００４１】図５中、６３は基台６０の内部の内層スト
リップラインである。

【００４２】なお、本発明は、ＰＩＮフォトダイオード
に限らずＡＰＤ，ＬＥＤ等にも適用出来る。また本発明
はフォトダイオードのような光半導体素子に限らず、一
般の半導体素子であっても有効である。

【００４３】また、基台２１，６０を、シリコンＩＣ或
はＧａＡｓ−ＩＣ又はヒートシンク付のものとすること
もできる。

【００４４】

【発明の効果】以上説明した様に、請求項１の発明によ
れば、枠部を接着させて基台上に実装するだけで、特別
の気密封止作業及び気密封止部材は必要とせずに、半導
体素子を気密封止された状態とし得る構造を実現出来る
。

【００４５】請求項２の発明によれば、枠部と電極を別
個に設けることを不要とし得、その分構造を簡単化出来
る。

【００４６】請求項３の発明によれば、実装された状態
において、半導体素子が外部の雰囲気による影響を受け
ることを確実に防止することが出来、これによって半導
体素子の特性が劣化することを防止し得、信頼性の向上
を図ることが出来る。

【図面の簡単な説明】

【図１】本発明の第１実施例になる半導体装置をこれが
実装される基台と併せて示す図である。

【図２】図１中、ＩＩ−ＩＩ線に沿う断面矢視図である
。

【図３】図１の半導体装置の基台上への実装構造を示す
図である。

【図４】本発明の第２実施例になる半導体装置を下面側
からみた図である。

【図５】図４の半導体装置の基台上への実装構造を示す
図である。

【図６】従来の半導体装置の１例をこれが実装される基
台と併せて示す図である。

【符号の説明】

２０，５０　　半導体装置２１，６０　　基台２２，５１　　ＩｎＰ基板２３，５２　　下面２４　　ＰＩＮ型フォトダイオード２５，５５　　枠部２６　　半導体エピタキシャル層２７　　導体層（Ｎ層）２８　　電極層２９　　融着層３０　　マイクロレンズ４０　　基台本体４１，６１　　枠状パターン４２　　上面４３　　円形パターン４４，４５，４７　　電極パッド４６，６３　　内層ストリップライン５３−１，５３−４　　フォトダイオード５４−１，５
４−６　　電極６２　　パッド

Claims

【特許請求の範囲】

【請求項１】　　基板（２２，５１）と、該基板上に形
成された半導体素子（２４，５３−１，５３−４）と、
該基板上に、該半導体素子の周囲を取り囲むように形成
され、全周に亘って基台（２１，６０）に接着される枠
部（２５，５５）とを備えることを特徴とする半導体装
置。
【請求項２】　　請求項１において、上記枠部（２５）
は、その表面に、上記半導体素子の一の電極層（２８）
を有する構成であることを特徴とする半導体装置。
【請求項３】　　請求項１記載の半導体装置（２０，５
０）を、上記基板（２２，５１）の上記半導体素子（２
４，５３−１，５３−４）が形成されている面を上記基
台（２１，６０）に対向させた向きで、上記枠部（２５
，５５）を、その全周に亘って、上記基台（２１，６０
）に接着された構成としたことを特徴とする半導体装置
の実装構造。