JPH04288676A - 回路図の自動生成における素子の配置及び配線方法 - Google Patents
回路図の自動生成における素子の配置及び配線方法Info
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- JPH04288676A JPH04288676A JP3043494A JP4349491A JPH04288676A JP H04288676 A JPH04288676 A JP H04288676A JP 3043494 A JP3043494 A JP 3043494A JP 4349491 A JP4349491 A JP 4349491A JP H04288676 A JPH04288676 A JP H04288676A
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- 238000010586 diagram Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims description 25
- 238000005056 compaction Methods 0.000 abstract description 3
- 230000003466 anti-cipated effect Effects 0.000 abstract 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路図等の回路図
の自動生成における素子の配置及び配線方法に関する。
の自動生成における素子の配置及び配線方法に関する。
【０００２】
【従来の技術】図４は、論理回路図の自動生成における
ける従来の素子の配置・配線方法の手順を示すフローチ
ャート、図５はこの配置・配線方法による回路図の生成
過程を示す模式図である。各シンボルの前後の接続関係
に基づいてシンボルの順序付けをし、予想される配線領
域を十分広くとって、回路図を構成する全素子５１ａ〜
５１ｉのシンボルの初期配置をする（Ｓ２０・図５（ａ
））。次に、空いている配線領域を探して信号線５２に
よって仮配線する（Ｓ２１・図５（ｂ） ）。最後に、
コンパクション機能を起動し、仮りに配置・配線したシ
ンボル及び信号線を平行移動して、設計規則を満足しか
つ回路面積がなるべく小さくなるようにシンボルの位置
を決定する（Ｓ２２・図５（ｃ） ）。
ける従来の素子の配置・配線方法の手順を示すフローチ
ャート、図５はこの配置・配線方法による回路図の生成
過程を示す模式図である。各シンボルの前後の接続関係
に基づいてシンボルの順序付けをし、予想される配線領
域を十分広くとって、回路図を構成する全素子５１ａ〜
５１ｉのシンボルの初期配置をする（Ｓ２０・図５（ａ
））。次に、空いている配線領域を探して信号線５２に
よって仮配線する（Ｓ２１・図５（ｂ） ）。最後に、
コンパクション機能を起動し、仮りに配置・配線したシ
ンボル及び信号線を平行移動して、設計規則を満足しか
つ回路面積がなるべく小さくなるようにシンボルの位置
を決定する（Ｓ２２・図５（ｃ） ）。
【０００３】
【発明が解決しようとする課題】以上のように、回路図
の自動生成における従来の配置・配線方法では、各素子
の前後の接続関係に基づいて素子を順序付けして配置し
ていくので、素子の順序付けの仕方によっては、機能上
の関係が深い素子が離れた位置に配置されてしまい、例
えば論理回路図にあっては論理を追いにくい素子配置と
なってしまう虞がある。また、その場合、離れた位置に
配された素子同志を接続するので、予め配線領域が十分
広くとってあっても信号線の交差が多くなってしまう。 従って、配線領域の広さが不足しやすく、配線領域に空
きがなくなった場合、空いている領域を迂回して配線し
なければならなくなるので、例えば論理回路図にあって
は、論理を追いにくい素子配置となってしまう。本発明
はこのような問題点を解決するためになされたものであ
って、機能上の関係が深い素子をグループ化して同一ブ
ロック内に配置・配線し、ブロック間を配線することに
より、素子同志の機能上の関係が追いやすい、回路図の
自動生成における配置・配線方法の提供を目的とする。
の自動生成における従来の配置・配線方法では、各素子
の前後の接続関係に基づいて素子を順序付けして配置し
ていくので、素子の順序付けの仕方によっては、機能上
の関係が深い素子が離れた位置に配置されてしまい、例
えば論理回路図にあっては論理を追いにくい素子配置と
なってしまう虞がある。また、その場合、離れた位置に
配された素子同志を接続するので、予め配線領域が十分
広くとってあっても信号線の交差が多くなってしまう。 従って、配線領域の広さが不足しやすく、配線領域に空
きがなくなった場合、空いている領域を迂回して配線し
なければならなくなるので、例えば論理回路図にあって
は、論理を追いにくい素子配置となってしまう。本発明
はこのような問題点を解決するためになされたものであ
って、機能上の関係が深い素子をグループ化して同一ブ
ロック内に配置・配線し、ブロック間を配線することに
より、素子同志の機能上の関係が追いやすい、回路図の
自動生成における配置・配線方法の提供を目的とする。
【０００４】
【課題を解決するための手段】本発明の回路図の自動生
成における配置・配線方法は、回路図を構成する素子群
を、素子間の機能上の関係に基づいてブロックに分け、
ブロック内のシンボルの配置・配線とブロック間の配置
・配線との処理を分けて行うとともに、ブロック同志の
配線経路を求め、この配線経路に基づいて必要十分な配
線領域を設けた後、ブロック間の配線を行うことを特徴
とする。
成における配置・配線方法は、回路図を構成する素子群
を、素子間の機能上の関係に基づいてブロックに分け、
ブロック内のシンボルの配置・配線とブロック間の配置
・配線との処理を分けて行うとともに、ブロック同志の
配線経路を求め、この配線経路に基づいて必要十分な配
線領域を設けた後、ブロック間の配線を行うことを特徴
とする。
【０００５】
【作用】本発明の回路図の自動生成における配置・配線
方法は、素子間の機能上の関係に基づき、例えばファン
アウトが１で繋がる素子群が１つのブロックとなるよう
に回路図を構成する素子群をブロック分けし、ブロック
内のシンボルを配置してシンボル間に配線した後、ブロ
ック間の接続関係に基づいてブロックを仮配置し、ブロ
ック間の配線経路を求めた後、この配線経路に応じて仮
配置したブロックを移動して必要十分な配線領域を設け
、この配線領域にブロック間の配線を行って回路図を生
成する。
方法は、素子間の機能上の関係に基づき、例えばファン
アウトが１で繋がる素子群が１つのブロックとなるよう
に回路図を構成する素子群をブロック分けし、ブロック
内のシンボルを配置してシンボル間に配線した後、ブロ
ック間の接続関係に基づいてブロックを仮配置し、ブロ
ック間の配線経路を求めた後、この配線経路に応じて仮
配置したブロックを移動して必要十分な配線領域を設け
、この配線領域にブロック間の配線を行って回路図を生
成する。
【０００６】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて説明する。図１は本発明に係る論理回路図の自動生
成における素子の配置・配線方法の手順を示すフローチ
ャートである。論理回路図を構成する素子のシンボルを
、ファンアウトが１で繋がっているシンボルの集まりに
分け、この集まりを１つのブロック（以下、ブランチフ
リーブロックという）として扱う（Ｓ１０）。図３はブ
ランチフリーブロックの一例を示す回路図である。次に
、各ブランチフリーブロックに属するシンボルの前後の
接続関係に基づいてそのブランチフリーブロック内のシ
ンボルの順序付けをし、予想される配線領域を十分広く
とって、全シンボルの初期配置をする（Ｓ１１）。次に
、空いている配線領域を探して信号線によって仮配線す
る（Ｓ１２）。最後に、コンパクション機能を起動し、
仮りに配置・配線したシンボル及び信号線を平行移動し
て、各ブランチフリーブロックの面積がなるべく小さく
なるようにシンボルの位置を決定する（Ｓ１３）。
いて説明する。図１は本発明に係る論理回路図の自動生
成における素子の配置・配線方法の手順を示すフローチ
ャートである。論理回路図を構成する素子のシンボルを
、ファンアウトが１で繋がっているシンボルの集まりに
分け、この集まりを１つのブロック（以下、ブランチフ
リーブロックという）として扱う（Ｓ１０）。図３はブ
ランチフリーブロックの一例を示す回路図である。次に
、各ブランチフリーブロックに属するシンボルの前後の
接続関係に基づいてそのブランチフリーブロック内のシ
ンボルの順序付けをし、予想される配線領域を十分広く
とって、全シンボルの初期配置をする（Ｓ１１）。次に
、空いている配線領域を探して信号線によって仮配線す
る（Ｓ１２）。最後に、コンパクション機能を起動し、
仮りに配置・配線したシンボル及び信号線を平行移動し
て、各ブランチフリーブロックの面積がなるべく小さく
なるようにシンボルの位置を決定する（Ｓ１３）。
【０００７】図２は本発明に係る配置・配線方法による
論理回路図の生成過程の内、ブランチフリーブロック間
の配線過程を示す模式図である。ブランチフリーブロッ
ク間の接続関係に基づいてブロック３１ａ〜３１ｇを配
置する（Ｓ１４・図２（ａ） ）。このとき、ブロック
間には配線領域を設けない。次に、接続するブロック同
志の接続の始点から終点までの最短経路を求める（Ｓ１
５）。垂直方向にブロックを平行移動して配線領域を広
げ、求めた最短の配線経路に従って信号線３２によって
ブロック間に配線し（Ｓ１６・１７・図２（ｂ））、さ
らに平行方向にブロックを平行移動して配線領域を広げ
、最短の配線経路に従ってブロック間に配線する（Ｓ１
６・１７・図２（ｃ） ）。
論理回路図の生成過程の内、ブランチフリーブロック間
の配線過程を示す模式図である。ブランチフリーブロッ
ク間の接続関係に基づいてブロック３１ａ〜３１ｇを配
置する（Ｓ１４・図２（ａ） ）。このとき、ブロック
間には配線領域を設けない。次に、接続するブロック同
志の接続の始点から終点までの最短経路を求める（Ｓ１
５）。垂直方向にブロックを平行移動して配線領域を広
げ、求めた最短の配線経路に従って信号線３２によって
ブロック間に配線し（Ｓ１６・１７・図２（ｂ））、さ
らに平行方向にブロックを平行移動して配線領域を広げ
、最短の配線経路に従ってブロック間に配線する（Ｓ１
６・１７・図２（ｃ） ）。
【０００８】なお、本実施例では、論理回路図の論理素
子の配置及び配線方法について説明したが、本発明は論
理回路図に限らず、ＬＳＩの種々のレイアウト図，機能
ブロック図等、素子を信号線で接続する回路図の自動生
成に適用できるものであって、本実施例と同様の効果が
得られる。
子の配置及び配線方法について説明したが、本発明は論
理回路図に限らず、ＬＳＩの種々のレイアウト図，機能
ブロック図等、素子を信号線で接続する回路図の自動生
成に適用できるものであって、本実施例と同様の効果が
得られる。
【０００９】また、本実施例では、ファンアウトが１で
繋がる素子という基準で素子群をブロック化したが、素
子のブロック化はこれに限るものではない。
繋がる素子という基準で素子群をブロック化したが、素
子のブロック化はこれに限るものではない。
【００１０】
【発明の効果】以上のように、本発明の配置・配線方法
は、素子群を素子間の機能上の関係に基づいてブロック
に分け、ブロック内のシンボルの配置・配線と、ブロッ
ク間の配置・配線を分けて処理するとともに、ブロック
間の配線経路を求めた後にブロックを移動して、必要十
分な配線領域を設けてから配線するので、不必要な信号
線の交差，迂回が回避され、また素子間の機能上の関係
が追いやすい回路図が生成できるという優れた効果を奏
する。
は、素子群を素子間の機能上の関係に基づいてブロック
に分け、ブロック内のシンボルの配置・配線と、ブロッ
ク間の配置・配線を分けて処理するとともに、ブロック
間の配線経路を求めた後にブロックを移動して、必要十
分な配線領域を設けてから配線するので、不必要な信号
線の交差，迂回が回避され、また素子間の機能上の関係
が追いやすい回路図が生成できるという優れた効果を奏
する。
【図１】本発明に係る回路図の自動生成における配置・
配線方法の手順を示すフローチャートである。
配線方法の手順を示すフローチャートである。
【図２】本発明に係る配置・配線方法による回路図の生
成過程の一部を説明する模式図である。
成過程の一部を説明する模式図である。
【図３】ブランチフリーブロックの構成を示す回路図で
ある。
ある。
【図４】回路図の自動生成における従来の配置・配線方
法の手順を示すフローチャートである。
法の手順を示すフローチャートである。
【図５】従来の配置・配線方法による回路図の生成過程
を説明する模式図である。
を説明する模式図である。
３１ ブランチフリーブロック
３２ 信号線
Claims (1)
- 【請求項１】 回路を構成する素子群の、自動生成す
べき回路図での配置及び配線方法において、素子群をそ
の機能上の関連性に基づいて複数のブロックに分け、ブ
ロック別にブロックに属する素子のシンボルを配置して
シンボル間に配線し、シンボル間に配線したブロックを
ブロック間の接続関係に基づいて仮配置し、ブロック間
の配線経路を求め、該配線経路に応じてブロック間に配
線領域を設け、該配線領域にブロック間の配線を行って
回路図を生成することを特徴とする回路図の自動生成に
おける素子の配置及び配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043494A JPH04288676A (ja) | 1991-03-08 | 1991-03-08 | 回路図の自動生成における素子の配置及び配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043494A JPH04288676A (ja) | 1991-03-08 | 1991-03-08 | 回路図の自動生成における素子の配置及び配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288676A true JPH04288676A (ja) | 1992-10-13 |
Family
ID=12665270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043494A Pending JPH04288676A (ja) | 1991-03-08 | 1991-03-08 | 回路図の自動生成における素子の配置及び配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288676A (ja) |
-
1991
- 1991-03-08 JP JP3043494A patent/JPH04288676A/ja active Pending
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