JPH04288644A - キャッシュメモリ制御方法 - Google Patents
キャッシュメモリ制御方法Info
- Publication number
- JPH04288644A JPH04288644A JP3020540A JP2054091A JPH04288644A JP H04288644 A JPH04288644 A JP H04288644A JP 3020540 A JP3020540 A JP 3020540A JP 2054091 A JP2054091 A JP 2054091A JP H04288644 A JPH04288644 A JP H04288644A
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- data
- stored
- internal
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 154
- 238000000034 method Methods 0.000 title claims description 18
- 238000013500 data storage Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサのデータ参
照を高速化するためのキャッシュメモリを制御するキャ
ッシュメモリ制御方法に関する。
照を高速化するためのキャッシュメモリを制御するキャ
ッシュメモリ制御方法に関する。
【０００２】
【従来の技術】計算機システムにおいて、各種演算処理
を実行するプロセッサと、プロセッサの参照する各種デ
ータを格納する主メモリが用意される。このようなシス
テムにおいてプロセッサは、演算処理を実行する場合、
必要に応じて主メモリからデータを読出すことになる。
を実行するプロセッサと、プロセッサの参照する各種デ
ータを格納する主メモリが用意される。このようなシス
テムにおいてプロセッサは、演算処理を実行する場合、
必要に応じて主メモリからデータを読出すことになる。
【０００３】また、より高速度の演算処理を実現するた
め、キャッシュメモリを用意して、主メモリのアクセス
頻度を減少させる手法が用いられる。
め、キャッシュメモリを用意して、主メモリのアクセス
頻度を減少させる手法が用いられる。
【０００４】図２に、従来の計算機システムの概念図を
示す。図に示した計算機システム１は、プロセッサ（Ｃ
ＰＵ）２、主メモリ３、２次キャッシュメモリ４が設け
られ、それぞれＣＰＵバス５に接続されている。また、
ＣＰＵ２と２次キャッシュメモリ４は、ローカルバス６
を介して接続されている。
示す。図に示した計算機システム１は、プロセッサ（Ｃ
ＰＵ）２、主メモリ３、２次キャッシュメモリ４が設け
られ、それぞれＣＰＵバス５に接続されている。また、
ＣＰＵ２と２次キャッシュメモリ４は、ローカルバス６
を介して接続されている。
【０００５】ＣＰＵ２は、主メモリ３に格納されたデー
タを参照して各種演算を実行するもので、その内部に内
部キャッシュメモリ７が設けられている。主メモリ３は
、ＣＰＵ２の参照するデータを格納するＲＡＭ等からな
るものである。
タを参照して各種演算を実行するもので、その内部に内
部キャッシュメモリ７が設けられている。主メモリ３は
、ＣＰＵ２の参照するデータを格納するＲＡＭ等からな
るものである。
【０００６】２次キャッシュメモリ４は、ＣＰＵ２の参
照する主メモリ３のデータの一部を格納するＲＡＭ等か
らなるもので、主メモリ３よりも高速度でプロセッサ２
がデータをアクセスすることのできるものである。内部
キャッシュメモリ７は、プロセッサ２の参照するデータ
を一時格納するＲＡＭ等の内部記憶装置から構成される
もので、２次キャッシュメモリ４よりも高速度でプロセ
ッサ２がデータをアクセスすることのできるものである
。
照する主メモリ３のデータの一部を格納するＲＡＭ等か
らなるもので、主メモリ３よりも高速度でプロセッサ２
がデータをアクセスすることのできるものである。内部
キャッシュメモリ７は、プロセッサ２の参照するデータ
を一時格納するＲＡＭ等の内部記憶装置から構成される
もので、２次キャッシュメモリ４よりも高速度でプロセ
ッサ２がデータをアクセスすることのできるものである
。
【０００７】以上の構成の計算機システム１の動作（キ
ャッシュメモリ制御方法）を図３を参照しながら説明す
る。図３は、従来のキャッシュメモリ制御方法のフロー
チャートである。まず、プロセッサ２にデータ（主メモ
リ３に記憶されたデータ）を参照する事態が発生すると
（ステップＳ１）、ＣＰＵ２は、まず初めに内部キャッ
シュメモリ７に目的とするデータが記憶されているか否
かを判断する（ステップＳ２）。
ャッシュメモリ制御方法）を図３を参照しながら説明す
る。図３は、従来のキャッシュメモリ制御方法のフロー
チャートである。まず、プロセッサ２にデータ（主メモ
リ３に記憶されたデータ）を参照する事態が発生すると
（ステップＳ１）、ＣＰＵ２は、まず初めに内部キャッ
シュメモリ７に目的とするデータが記憶されているか否
かを判断する（ステップＳ２）。
【０００８】この結果がＹＥＳ、即ち内部キャッシュメ
モリ７に目的とするデータが記憶されていた場合（ヒッ
トの場合）、ＣＰＵ２は内部キャッシュメモリ７からデ
ータを読取り（ステップＳ３）、データ獲得に係る処理
を終了し、演算処理を実行することになる。
モリ７に目的とするデータが記憶されていた場合（ヒッ
トの場合）、ＣＰＵ２は内部キャッシュメモリ７からデ
ータを読取り（ステップＳ３）、データ獲得に係る処理
を終了し、演算処理を実行することになる。
【０００９】ステップＳ２の結果がＮＯの場合、即ち内
部キャッシュメモリ７に目的のデータが記憶されていな
かった場合（ミスヒットの場合）、ＣＰＵ２は、２次キ
ャッシュメモリ４に目的とするデータが記憶されている
かを判断する（ステップＳ４）。
部キャッシュメモリ７に目的のデータが記憶されていな
かった場合（ミスヒットの場合）、ＣＰＵ２は、２次キ
ャッシュメモリ４に目的とするデータが記憶されている
かを判断する（ステップＳ４）。
【００１０】この結果がＹＥＳ、即ち２次キャッシュメ
モリ４に目的のデータが記憶されていた場合（ヒットの
場合）、ＣＰＵ２は、２次キャッシュメモリ４からデー
タを読取り、内部キャッシュメモリ７に記憶させる（ス
テップＳ５）。これにより、内部キャッシュメモリ４に
は、新たに２次キャッシュメモリ４から読取ったデータ
が記憶され、ＣＰＵ２は読取ったデータに対応する演算
処理を実行することになる。
モリ４に目的のデータが記憶されていた場合（ヒットの
場合）、ＣＰＵ２は、２次キャッシュメモリ４からデー
タを読取り、内部キャッシュメモリ７に記憶させる（ス
テップＳ５）。これにより、内部キャッシュメモリ４に
は、新たに２次キャッシュメモリ４から読取ったデータ
が記憶され、ＣＰＵ２は読取ったデータに対応する演算
処理を実行することになる。
【００１１】ステップＳ４の結果がＮＯの場合、ＣＰＵ
２は主メモリ３をアクセスし、目的のデータを読取り、
２次キャッシュメモリ及び内部キャッシュメモリに記憶
させる（ステップＳ６）。これにより、２次キャッシュ
メモリ４及び内部キャッシュメモリ７には、新たに主メ
モリ３から読取ったデータが記憶され、ＣＰＵ２は読取
ったデータに対応する演算処理を実行することになる。
２は主メモリ３をアクセスし、目的のデータを読取り、
２次キャッシュメモリ及び内部キャッシュメモリに記憶
させる（ステップＳ６）。これにより、２次キャッシュ
メモリ４及び内部キャッシュメモリ７には、新たに主メ
モリ３から読取ったデータが記憶され、ＣＰＵ２は読取
ったデータに対応する演算処理を実行することになる。
【００１２】なお、ＣＰＵ２は、内部キャッシュメモリ
７及び２次キャッシュメモリ４に格納されたデータの参
照頻度を監視し、予め設定された一定の参照頻度以下の
データが記憶された領域は、新たなデータの記憶を許容
する空き領域に設定する。また空き領域が存在しない状
態で、新たなデータを記憶しなければならない事態が発
生した場合、ＣＰＵ２は参照頻度の低いデータが記憶さ
れた領域に、新たなデータを記憶する。
７及び２次キャッシュメモリ４に格納されたデータの参
照頻度を監視し、予め設定された一定の参照頻度以下の
データが記憶された領域は、新たなデータの記憶を許容
する空き領域に設定する。また空き領域が存在しない状
態で、新たなデータを記憶しなければならない事態が発
生した場合、ＣＰＵ２は参照頻度の低いデータが記憶さ
れた領域に、新たなデータを記憶する。
【００１３】
【発明が解決しようとする課題】さて、従来のキャッシ
ュメモリ制御方法は、内部キャッシュメモリ７において
ミスヒットし２次キャッシュメモリ４にヒットした場合
、２次キャッシュメモリ４においてヒットしたデータを
無条件に内部キャッシュメモリ７に記憶していた。また
、内部キャッシュメモリ７及び２次キャッシュメモリ４
共にミスヒットした場合にも、無条件に内部キャッシュ
メモリ７及び２次キャッシュメモリ４に主メモリ３から
読取ったデータを記憶していた。
ュメモリ制御方法は、内部キャッシュメモリ７において
ミスヒットし２次キャッシュメモリ４にヒットした場合
、２次キャッシュメモリ４においてヒットしたデータを
無条件に内部キャッシュメモリ７に記憶していた。また
、内部キャッシュメモリ７及び２次キャッシュメモリ４
共にミスヒットした場合にも、無条件に内部キャッシュ
メモリ７及び２次キャッシュメモリ４に主メモリ３から
読取ったデータを記憶していた。
【００１４】このため、内部キャッシュメモリ７及び２
次キャッシュメモリ４に同一のデータが記憶される事態
が多く発生することにより、内部キャッシュメモリ７に
おいてミスヒットした場合、２次キャッシュメモリ４に
おいてもミスヒットしてしまう確率が高くなり、２つの
キャッシュメモリを設けた有効性が低いといった問題が
生じていた。
次キャッシュメモリ４に同一のデータが記憶される事態
が多く発生することにより、内部キャッシュメモリ７に
おいてミスヒットした場合、２次キャッシュメモリ４に
おいてもミスヒットしてしまう確率が高くなり、２つの
キャッシュメモリを設けた有効性が低いといった問題が
生じていた。
【００１５】内部キャッシュメモリ７と２次キャッシュ
メモリ４の内容が相違するほど、何れかのキャッシュメ
モリにおいてヒットする頻度が高くなり有効性が高まり
、主メモリ３を参照する頻度が低くなる。本発明は以上
の点に着目してなされたもので、２つのキャッシュメモ
リにおいてミスヒットする頻度を抑え、２つのキャッシ
ュメモリを有効性を最大限発揮することのできるキャッ
シュメモリ制御方法を提供することを目的としてなされ
たものである。
メモリ４の内容が相違するほど、何れかのキャッシュメ
モリにおいてヒットする頻度が高くなり有効性が高まり
、主メモリ３を参照する頻度が低くなる。本発明は以上
の点に着目してなされたもので、２つのキャッシュメモ
リにおいてミスヒットする頻度を抑え、２つのキャッシ
ュメモリを有効性を最大限発揮することのできるキャッ
シュメモリ制御方法を提供することを目的としてなされ
たものである。
【００１６】
【課題を解決するための手段】本発明のキャッシュメモ
リ制御方法は、プロセッサの参照するデータが記憶され
た主メモリをアクセスすることなく当該データを参照す
るため、前記プロセッサの内部の内部キャッシュメモリ
と、前記プロセッサとは独立に２次キャッシュメモリを
設けたシステムにおいて、前記内部キャッシュメモリ及
び前記２次キャッシュメモリに、それぞれ記憶された前
記データが無効になり、新たなデータの記憶が可能な空
き領域が存在するか否かを監視し、前記データを前記内
部キャッシュメモリ及び前記２次キャッシュメモリに記
憶させる場合、前記空き領域が前記内部メモリ及び前記
２次キャッシュメモリの何れにも存在しない時、前記内
部キャッシュメモリにのみ前記データを記憶させ、その
他の時、前記空き領域に前記データを記憶させるもので
ある。
リ制御方法は、プロセッサの参照するデータが記憶され
た主メモリをアクセスすることなく当該データを参照す
るため、前記プロセッサの内部の内部キャッシュメモリ
と、前記プロセッサとは独立に２次キャッシュメモリを
設けたシステムにおいて、前記内部キャッシュメモリ及
び前記２次キャッシュメモリに、それぞれ記憶された前
記データが無効になり、新たなデータの記憶が可能な空
き領域が存在するか否かを監視し、前記データを前記内
部キャッシュメモリ及び前記２次キャッシュメモリに記
憶させる場合、前記空き領域が前記内部メモリ及び前記
２次キャッシュメモリの何れにも存在しない時、前記内
部キャッシュメモリにのみ前記データを記憶させ、その
他の時、前記空き領域に前記データを記憶させるもので
ある。
【００１７】
【実施例】図１に、本発明に係る計算機システムの概念
図を示す。図に示した計算機システム１０は、プロセッ
サ（ＣＰＵ）１１、主メモリ３、２次キャッシュメモリ
４、キャッシュモニタ装置１２が設けられ、それぞれＣ
ＰＵバス５に接続されている。また、キャッシュモニタ
装置１２は、ローカルバス１３，１４を介してＣＰＵ２
及び２次キャッシュメモリ４に接続されている。
図を示す。図に示した計算機システム１０は、プロセッ
サ（ＣＰＵ）１１、主メモリ３、２次キャッシュメモリ
４、キャッシュモニタ装置１２が設けられ、それぞれＣ
ＰＵバス５に接続されている。また、キャッシュモニタ
装置１２は、ローカルバス１３，１４を介してＣＰＵ２
及び２次キャッシュメモリ４に接続されている。
【００１８】ＣＰＵ１１は、主メモリ３に格納されたデ
ータを参照して各種演算を実行するもので、その内部に
内部キャッシュメモリ７が設けられている。主メモリ３
は、ＣＰＵ１１の参照するデータを格納するＲＡＭ等か
らなるものである。
ータを参照して各種演算を実行するもので、その内部に
内部キャッシュメモリ７が設けられている。主メモリ３
は、ＣＰＵ１１の参照するデータを格納するＲＡＭ等か
らなるものである。
【００１９】２次キャッシュメモリ４は、ＣＰＵ１１の
参照する主メモリ３のデータの一部を格納するＲＡＭ等
からなるもので、主メモリ３よりも高速度でＣＰＵ１１
がデータをアクセスすることのできるものである。内部
キャッシュメモリ７は、ＣＰＵ１１の参照するデータを
一時格納するＲＡＭ等の内部記憶装置から構成されるも
ので、２次キャッシュメモリ４よりも高速度でＣＰＵ１
１がデータをアクセスすることのできるものである。
参照する主メモリ３のデータの一部を格納するＲＡＭ等
からなるもので、主メモリ３よりも高速度でＣＰＵ１１
がデータをアクセスすることのできるものである。内部
キャッシュメモリ７は、ＣＰＵ１１の参照するデータを
一時格納するＲＡＭ等の内部記憶装置から構成されるも
ので、２次キャッシュメモリ４よりも高速度でＣＰＵ１
１がデータをアクセスすることのできるものである。
【００２０】キャッシュモニタ装置１２は、内部キャッ
シュメモリ７及び２次キャッシュメモリ４のデータを格
納する領域が空き領域（新たなデータの記憶が許容され
る領域）であるか否かを管理するテーブルを備えたもの
である。
シュメモリ７及び２次キャッシュメモリ４のデータを格
納する領域が空き領域（新たなデータの記憶が許容され
る領域）であるか否かを管理するテーブルを備えたもの
である。
【００２１】図４に、キャッシュモニタ装置１２の概念
図を示す。図に示すように、キャッシュモニタ装置１２
には、内部キャッシュメモリ７の各領域の状態を示す内
部キャッシュテーブル１５と、２次キャッシュメモリ４
の各領域の状態を示す２次キャッシュテーブル１６が設
けられている。
図を示す。図に示すように、キャッシュモニタ装置１２
には、内部キャッシュメモリ７の各領域の状態を示す内
部キャッシュテーブル１５と、２次キャッシュメモリ４
の各領域の状態を示す２次キャッシュテーブル１６が設
けられている。
【００２２】内部キャッシュメモリ７の領域がｎ個、２
次キャッシュメモリ４の領域ｍ個用意されているとする
と、内部キャッシュテーブル１５には項目ＫＡ１〜ＫＡ
ｎ、２次キャッシュテーブル１６には項目ＫＢ１〜ＫＢ
ｍが設けられる。それぞれの項目は、例えば内容（１）
の場合、データの記憶に使用中である使用領域を示し、
内容（０）の場合、新たなデータの記憶が許容された空
き領域を示す。
次キャッシュメモリ４の領域ｍ個用意されているとする
と、内部キャッシュテーブル１５には項目ＫＡ１〜ＫＡ
ｎ、２次キャッシュテーブル１６には項目ＫＢ１〜ＫＢ
ｍが設けられる。それぞれの項目は、例えば内容（１）
の場合、データの記憶に使用中である使用領域を示し、
内容（０）の場合、新たなデータの記憶が許容された空
き領域を示す。
【００２３】ここで図１に戻って、本発明に係る計算機
システム１０の動作（本発明のキャッシュメモリ制御方
法）を図５を参照しながら説明する。図５は、本発明の
キャッシュメモリ制御方法のフローチャートである。ま
ず、ＣＰＵ１１にデータ（主メモリ３に記憶されたデー
タ）を参照する事態が発生すると（ステップＳ１１）、
ＣＰＵ１１は、まず初めに内部キャッシュメモリ７に目
的とするデータが記憶されているか否かを判断する（ス
テップＳ１２）。
システム１０の動作（本発明のキャッシュメモリ制御方
法）を図５を参照しながら説明する。図５は、本発明の
キャッシュメモリ制御方法のフローチャートである。ま
ず、ＣＰＵ１１にデータ（主メモリ３に記憶されたデー
タ）を参照する事態が発生すると（ステップＳ１１）、
ＣＰＵ１１は、まず初めに内部キャッシュメモリ７に目
的とするデータが記憶されているか否かを判断する（ス
テップＳ１２）。
【００２４】この結果がＹＥＳ、即ち内部キャッシュメ
モリ７に目的とするデータが記憶されていた場合（ヒッ
トの場合）、ＣＰＵ１１は内部キャッシュメモリ７から
データを読取り（ステップＳ１３）、データ獲得に係る
処理を終了し、演算処理を実行することになる。
モリ７に目的とするデータが記憶されていた場合（ヒッ
トの場合）、ＣＰＵ１１は内部キャッシュメモリ７から
データを読取り（ステップＳ１３）、データ獲得に係る
処理を終了し、演算処理を実行することになる。
【００２５】ステップＳ１２の結果がＮＯの場合、即ち
内部キャッシュメモリ７に目的のデータが記憶されてい
なかった場合（ミスヒットの場合）、ＣＰＵ１１は、２
次キャッシュメモリ４に目的とするデータが記憶されて
いるかを判断する（ステップＳ１４）。
内部キャッシュメモリ７に目的のデータが記憶されてい
なかった場合（ミスヒットの場合）、ＣＰＵ１１は、２
次キャッシュメモリ４に目的とするデータが記憶されて
いるかを判断する（ステップＳ１４）。
【００２６】この結果がＹＥＳ、即ち２次キャッシュメ
モリ４に目的のデータが記憶されていた場合（ヒットの
場合）、ＣＰＵ１１は、２次キャッシュメモリ４からデ
ータを読取り、キャッシュモニタ装置１２の内部キャッ
シュテーブル１５の検索を行なう。この検索の結果、内
容（０）の項目（項目ＫＡｎ）が存在した場合、読取っ
たデータを、この項目に対応する領域に記憶させ、ＣＰ
Ｕ１１は読取ったデータに対応する演算処理を実行する
（ステップＳ１５）。
モリ４に目的のデータが記憶されていた場合（ヒットの
場合）、ＣＰＵ１１は、２次キャッシュメモリ４からデ
ータを読取り、キャッシュモニタ装置１２の内部キャッ
シュテーブル１５の検索を行なう。この検索の結果、内
容（０）の項目（項目ＫＡｎ）が存在した場合、読取っ
たデータを、この項目に対応する領域に記憶させ、ＣＰ
Ｕ１１は読取ったデータに対応する演算処理を実行する
（ステップＳ１５）。
【００２７】なお、ステップＳ１５における検索の結果
、内容（０）の項目が存在しなかった場合、ＣＰＵ１１
は、２次キャッシュメモリから読取ったデータの内部キ
ャッシュメモリへの記憶を実行せず直ちに演算処理を実
行する。
、内容（０）の項目が存在しなかった場合、ＣＰＵ１１
は、２次キャッシュメモリから読取ったデータの内部キ
ャッシュメモリへの記憶を実行せず直ちに演算処理を実
行する。
【００２８】ステップＳ１４の結果がＮＯの場合、即ち
２次キャッシュメモリ４に目的のデータが記憶されてい
なかった場合（ミスヒットの場合）、ＣＰＵ１１は、主
メモリ３をアクセスして目的のデータを読取る。更にプ
ロセッサ１１は、キャッシュモニタ装置１２の内部キャ
ッシュテーブル１５及び２次キャッシュテーブル１６の
検索を行なう。この検索の結果、内容（０）の項目（項
目ＫＡｎ，ＫＡｍ）が存在した場合、読取ったデータを
この項目に対応する領域に記憶させ、ＣＰＵ１１は読取
ったデータに対応する演算処理を実行する（ステップＳ
１６）。
２次キャッシュメモリ４に目的のデータが記憶されてい
なかった場合（ミスヒットの場合）、ＣＰＵ１１は、主
メモリ３をアクセスして目的のデータを読取る。更にプ
ロセッサ１１は、キャッシュモニタ装置１２の内部キャ
ッシュテーブル１５及び２次キャッシュテーブル１６の
検索を行なう。この検索の結果、内容（０）の項目（項
目ＫＡｎ，ＫＡｍ）が存在した場合、読取ったデータを
この項目に対応する領域に記憶させ、ＣＰＵ１１は読取
ったデータに対応する演算処理を実行する（ステップＳ
１６）。
【００２９】なお、ステップＳ１６における検索の結果
、内容（０）の項目が存在しなかった場合、ＣＰＵ１１
は、主メモリ３から読取ったデータを内部キャッシュメ
モリ７の領域の内、参照頻度の一番低い領域に記憶させ
る。
、内容（０）の項目が存在しなかった場合、ＣＰＵ１１
は、主メモリ３から読取ったデータを内部キャッシュメ
モリ７の領域の内、参照頻度の一番低い領域に記憶させ
る。
【００３０】なお、ＣＰＵ１１が内部キャッシュメモリ
７及び２次キャッシュメモリ４に格納されたデータの参
照頻度を監視し、予め設定された一定の参照頻度以下の
データが記憶された領域を新たなデータの記憶を許容す
る空き領域に設定する処理は、従来同様に実施され、領
域をデータの記憶に使用する場合及び空き領域に設定す
る際にはキャッシュモニタ装置１２に使用及び空きの項
目を通知する。キャッシュモニタ装置１２は、この通知
を受けると内部キャッシュテーブル１５及び２次キャッ
シュテーブル１６の該当する項目の内容を変更する。
７及び２次キャッシュメモリ４に格納されたデータの参
照頻度を監視し、予め設定された一定の参照頻度以下の
データが記憶された領域を新たなデータの記憶を許容す
る空き領域に設定する処理は、従来同様に実施され、領
域をデータの記憶に使用する場合及び空き領域に設定す
る際にはキャッシュモニタ装置１２に使用及び空きの項
目を通知する。キャッシュモニタ装置１２は、この通知
を受けると内部キャッシュテーブル１５及び２次キャッ
シュテーブル１６の該当する項目の内容を変更する。
【００３１】以上の説明のように、本発明のキャッシュ
メモリ制御方法は、内部キャッシュメモリ７にミスヒッ
トし２次キャッシュメモリ４にヒットした場合、内部キ
ャッシュメモリ７に空き領域が存在しない限り、２次キ
ャッシュメモリ４から内部キャッシュメモリ７へのデー
タ転送を実施しないため、内部キャッシュメモリ７と２
次キャッシュメモリ４に重複したデータを記憶する事態
を回避する。
メモリ制御方法は、内部キャッシュメモリ７にミスヒッ
トし２次キャッシュメモリ４にヒットした場合、内部キ
ャッシュメモリ７に空き領域が存在しない限り、２次キ
ャッシュメモリ４から内部キャッシュメモリ７へのデー
タ転送を実施しないため、内部キャッシュメモリ７と２
次キャッシュメモリ４に重複したデータを記憶する事態
を回避する。
【００３２】また、内部キャッシュメモリ７及び２次キ
ャッシュメモリ４共にミスヒットした場合、空き領域が
存在する場合にはその空き領域に新たなデータを記憶さ
せ、空き領域が存在しない場合には内部キャッシュメモ
リ７にのみ新たなデータの記憶を実行するため、空き領
域が存在しないにもかかわらず、重複したデータを記憶
するといった事態を回避する。
ャッシュメモリ４共にミスヒットした場合、空き領域が
存在する場合にはその空き領域に新たなデータを記憶さ
せ、空き領域が存在しない場合には内部キャッシュメモ
リ７にのみ新たなデータの記憶を実行するため、空き領
域が存在しないにもかかわらず、重複したデータを記憶
するといった事態を回避する。
【００３３】本発明は、以上の実施例に限定されない。
実施例では、主メモリ３をＲＡＭとして説明したが、磁
気記憶装置等の記憶装置においても適用することができ
る。またキャッシュモニタ装置１２は、独立して設ける
のでなく、例えばプロセッサ１１の機能の一部として構
成することも可能である。そして、内部キャッシュメモ
リ７及び２次キャッシュメモリの両者においてミスヒッ
トし、かつ両者に空き領域が存在した場合、新たなデー
タを両者に記憶させるのでなく、内部キャッシュメモリ
７のみに格納させるようにしても構わない。
気記憶装置等の記憶装置においても適用することができ
る。またキャッシュモニタ装置１２は、独立して設ける
のでなく、例えばプロセッサ１１の機能の一部として構
成することも可能である。そして、内部キャッシュメモ
リ７及び２次キャッシュメモリの両者においてミスヒッ
トし、かつ両者に空き領域が存在した場合、新たなデー
タを両者に記憶させるのでなく、内部キャッシュメモリ
７のみに格納させるようにしても構わない。
【００３４】
【発明の効果】以上説明したように、本発明のキャッシ
ュメモリ制御方法によると、内部キャッシュメモリと２
次キャッシュメモリの内容が極力相違するようにデータ
の記憶を行なうため、内部キャッシュメモリと２次キャ
ッシュメモリを合わせたヒットの確率を向上させること
ができる。
ュメモリ制御方法によると、内部キャッシュメモリと２
次キャッシュメモリの内容が極力相違するようにデータ
の記憶を行なうため、内部キャッシュメモリと２次キャ
ッシュメモリを合わせたヒットの確率を向上させること
ができる。
【図１】本発明に係る計算機システムの概念図である。
【図２】従来の計算機システムの概念図である。
【図３】従来のキャッシュメモリ制御方法のフローチャ
ートである。
ートである。
【図４】キャッシュモニタ装置の概念図である。
【図５】本発明のキャッシュメモリ制御方法のフローチ
ャートである。
ャートである。
３ 主メモリ
４ ２次キャッシュメモリ
７ 内部キャッシュメモリ
１１ プロセッサ（ＣＰＵ）
１２ キャッシュモニタ装置
Claims (1)
- 【請求項１】 プロセッサの参照するデータが記憶さ
れた主メモリをアクセスすることなく当該データを参照
するため、前記プロセッサの内部の内部キャッシュメモ
リと、前記プロセッサとは独立に２次キャッシュメモリ
を設けたシステムにおいて、前記内部キャッシュメモリ
及び前記２次キャッシュメモリに、それぞれ記憶された
前記データが無効になり、新たなデータの記憶が可能な
空き領域が存在するか否かを監視し、前記データを前記
内部キャッシュメモリ及び前記２次キャッシュメモリに
記憶させる場合、前記空き領域が前記内部メモリ及び前
記２次キャッシュメモリの何れにも存在しない時、前記
内部キャッシュメモリにのみ前記データを記憶させ、そ
の他の時、前記空き領域に前記データを記憶させること
を特徴とするキャッシュメモリ制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020540A JPH04288644A (ja) | 1991-01-21 | 1991-01-21 | キャッシュメモリ制御方法 |
| KR1019910022274A KR100238996B1 (ko) | 1991-01-21 | 1991-12-06 | 캐쉬메모리(cash memory)제어방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020540A JPH04288644A (ja) | 1991-01-21 | 1991-01-21 | キャッシュメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288644A true JPH04288644A (ja) | 1992-10-13 |
Family
ID=12029991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3020540A Pending JPH04288644A (ja) | 1991-01-21 | 1991-01-21 | キャッシュメモリ制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04288644A (ja) |
| KR (1) | KR100238996B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256708B1 (en) | 1996-08-28 | 2001-07-03 | Nec Corporation | Auxiliary buffer for direct map cache |
-
1991
- 1991-01-21 JP JP3020540A patent/JPH04288644A/ja active Pending
- 1991-12-06 KR KR1019910022274A patent/KR100238996B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256708B1 (en) | 1996-08-28 | 2001-07-03 | Nec Corporation | Auxiliary buffer for direct map cache |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920015203A (ko) | 1992-08-26 |
| KR100238996B1 (ko) | 2000-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3309425B2 (ja) | キャッシュ制御装置 | |
| EP0349122B1 (en) | Method and apparatus for filtering invalidate requests | |
| EP0139407B1 (en) | Data select match | |
| JPS63195752A (ja) | キヤツシユメモリ− | |
| JPH0628180A (ja) | プリフェッチバッファ | |
| JPH06214888A (ja) | キャッシュ・メモリ制御システム及び方法 | |
| US5502828A (en) | Reducing memory access in a multi-cache multiprocessing environment with each cache mapped into different areas of main memory to avoid contention | |
| JPH0285960A (ja) | 情報処理システム | |
| JPH04288644A (ja) | キャッシュメモリ制御方法 | |
| US6560677B1 (en) | Methods, cache memories, systems and computer program products for storing transient, normal, and locked entries in an associative cache memory | |
| JPH03230238A (ja) | キャッシュメモリ制御方式 | |
| JPH09146839A (ja) | キャッシュメモリ制御装置 | |
| JPH0373039A (ja) | 処理装置およびマルチプロセッサシステム | |
| JPH04324194A (ja) | Ｒｏｍ回路 | |
| KR0165511B1 (ko) | 중복 자료 구조 및 해싱 함수와 순차적 링크 리스트를 이용한 고속 정보 접근 방법 | |
| JPH0237446A (ja) | キャッシュ制御方式 | |
| JPH02100741A (ja) | 情報処理装置 | |
| JP2728795B2 (ja) | シミュレータデバッガ | |
| JPH0415496B2 (ja) | ||
| JPH04137053A (ja) | キャッシュメモリへのブロック登録制御方式 | |
| JPH02188846A (ja) | リクエストキャンセル方式 | |
| JPH0254351A (ja) | データ処理システム | |
| JPS63231650A (ja) | キヤツシユメモリ制御方式 | |
| JPH0764933A (ja) | マルチプロセッサシステム | |
| JPH04199237A (ja) | 分散ファイルキャッシュ制御方式 |