JPH02100741A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02100741A JPH02100741A JP63252906A JP25290688A JPH02100741A JP H02100741 A JPH02100741 A JP H02100741A JP 63252906 A JP63252906 A JP 63252906A JP 25290688 A JP25290688 A JP 25290688A JP H02100741 A JPH02100741 A JP H02100741A
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- JP
- Japan
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- shared
- block
- cache
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- memory
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- Granted
Links
- 230000010365 information processing Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0808—Multiuser, multiprocessor or multiprocessing cache systems with cache invalidating means
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特に、ローカルキャノ
ン−メモリを有するマルチノロセッサシステムのキヤノ
ンー一致制御に関する。
ン−メモリを有するマルチノロセッサシステムのキヤノ
ンー一致制御に関する。
以下余日
〔従来の技術〕
従来、この種の情報処理装置は、ローカルキャッジ−メ
モリ中のデータと複数のゾロセッサによって共有される
共有メモリ(主記憶)との−散性を保障するために、自
グロセソサが更新した主記憶上の記憶を他のゾロセッサ
に通知することで、他のゾロセッサのローカルキャノン
ユ内のエントリをフラッシュする方法や、複数のプロセ
ッサでアクセスされる可能性の有る共有メモリ上の領域
をアクセスする時は、ローカルキャノン−をバイパスし
て読み書きを行う方法、またはキャッジ−の全エントリ
をクリアすることによって主記憶とキャッジ−で不一致
が生じない様な制御を行なっていた。
モリ中のデータと複数のゾロセッサによって共有される
共有メモリ(主記憶)との−散性を保障するために、自
グロセソサが更新した主記憶上の記憶を他のゾロセッサ
に通知することで、他のゾロセッサのローカルキャノン
ユ内のエントリをフラッシュする方法や、複数のプロセ
ッサでアクセスされる可能性の有る共有メモリ上の領域
をアクセスする時は、ローカルキャノン−をバイパスし
て読み書きを行う方法、またはキャッジ−の全エントリ
をクリアすることによって主記憶とキャッジ−で不一致
が生じない様な制御を行なっていた。
しかしながら、上述した従来の情報処理装置は。
他プロセツサのローヤルキャッシュのアクセス状態を監
視する様な複雑なハードウェアが必要であったり、共有
領域に対する共有メモリアクセスのたびに、キャッシュ
をパイ/セスして読まなければならないため、アクセス
タイムが大きく性能低下をひきおこすという欠点があっ
た。
視する様な複雑なハードウェアが必要であったり、共有
領域に対する共有メモリアクセスのたびに、キャッシュ
をパイ/セスして読まなければならないため、アクセス
タイムが大きく性能低下をひきおこすという欠点があっ
た。
そこで本発明の技術的課題は上記欠点に鑑み。
共有領域に対するメモリアクセスの頻度は比較的少なく
共有領域に対するメモリアクセスは、つねに各ゾロセノ
ザ間で調停をとって行なわれることと考えた場合に効率
的にキャッジ−の−散性を保障する手段を提供するもの
である。
共有領域に対するメモリアクセスは、つねに各ゾロセノ
ザ間で調停をとって行なわれることと考えた場合に効率
的にキャッジ−の−散性を保障する手段を提供するもの
である。
本発明によれば、ローカルキャッジ−メモリをKN す
るマルチノロセッサシステムにおいて、ローカルキャッ
シュ中の各ブロック対応に、該ブロックが複数のノロセ
ッサによってアクセスされる主記憶上の領域であること
を示す共有ブロックフラグと2キャッジ−クリア時に、
該共有ブロックフラグがセットされているキャッシュの
ブロックのみをクリアする手段とを有しているととを特
徴とするftf報処理装置が得られる。
るマルチノロセッサシステムにおいて、ローカルキャッ
シュ中の各ブロック対応に、該ブロックが複数のノロセ
ッサによってアクセスされる主記憶上の領域であること
を示す共有ブロックフラグと2キャッジ−クリア時に、
該共有ブロックフラグがセットされているキャッシュの
ブロックのみをクリアする手段とを有しているととを特
徴とするftf報処理装置が得られる。
更に、」−2情報処理装置に主記憶からローカルキャッ
ジ−にデータをロードする際に、該ブロックが複数のプ
ロセッサ洗よってアクセスされる共有領域内のブロック
であることを検出する共有ブロック検出手段と、該検出
手段の結果を前記共有ブロックフラグにセットする手段
とを設けてもよい。
ジ−にデータをロードする際に、該ブロックが複数のプ
ロセッサ洗よってアクセスされる共有領域内のブロック
であることを検出する共有ブロック検出手段と、該検出
手段の結果を前記共有ブロックフラグにセットする手段
とを設けてもよい。
次に本発明の実施例について図面を参照して説明する3
゜ 第1図は2本発明の一実施例の概略図である。
゜ 第1図は2本発明の一実施例の概略図である。
主記憶1は、信号線101.102によって。
それぞれのプロセッサのローカルキャッシュユニット(
A)2およびローカルキャッ/−,ユニットCB) 4
に接続されている。各ローカルキャソンユユニッ) (
A) 2および(B)4は、信号線301および501
によって、命令処理ユニノ) (A) 3および(B)
5に接続されている。
A)2およびローカルキャッ/−,ユニットCB) 4
に接続されている。各ローカルキャソンユユニッ) (
A) 2および(B)4は、信号線301および501
によって、命令処理ユニノ) (A) 3および(B)
5に接続されている。
キャノン−ユニット2は、キャノン−メモリ2−1.ブ
ロックロード回路2−2.共有ブロックロード検出回路
2−3.共有ブロックフラグ2−4.キャラツー29フ
回路2−5等によって構成される。ブロックロード回路
2−2は信号線101によって主記憶1に接続され、さ
らに信号線201によってキャッジ−メモリ2−1に接
続される。共有ブロックロード検出回路2−3は。
ロックロード回路2−2.共有ブロックロード検出回路
2−3.共有ブロックフラグ2−4.キャラツー29フ
回路2−5等によって構成される。ブロックロード回路
2−2は信号線101によって主記憶1に接続され、さ
らに信号線201によってキャッジ−メモリ2−1に接
続される。共有ブロックロード検出回路2−3は。
信号線202によって共有ブロックフラグ2−4に接続
され、共有ブロックフラグ2−4は、信号線203によ
ってキャッシュクリア回路2−5に接続される3、キヤ
ノンユクリア回路2−5は、信号線204によってキャ
ッシュメモリ2−1に接続される13 次に動作について1悦明する。
され、共有ブロックフラグ2−4は、信号線203によ
ってキャッシュクリア回路2−5に接続される3、キヤ
ノンユクリア回路2−5は、信号線204によってキャ
ッシュメモリ2−1に接続される13 次に動作について1悦明する。
命令処理ユニット3は、キャッジ−ユニット2に対して
キャッジ−1上または主記憶1上にあるデータの取り出
しを行なうためのリフエストラ送出する。キャッジ−ユ
ニット2では、該要求されたデータがキャッシュメモリ
2−1にない場合、ブロックロード回路2・−2によっ
て主記憶1上のデータブロックをキャノン−メモリ2−
1上へ読み込んでくる。該読込みデータブロックが複数
のゾロセッサからアクセスされる領域であるか否かは。
キャッジ−1上または主記憶1上にあるデータの取り出
しを行なうためのリフエストラ送出する。キャッジ−ユ
ニット2では、該要求されたデータがキャッシュメモリ
2−1にない場合、ブロックロード回路2・−2によっ
て主記憶1上のデータブロックをキャノン−メモリ2−
1上へ読み込んでくる。該読込みデータブロックが複数
のゾロセッサからアクセスされる領域であるか否かは。
ページングを行なうメモリ管理方式であればに一ノテー
ブルヮード中等に、共有領域であることを示すピントを
もたせるか、命令処理ユニット3よりのリクエスト自体
に共有領域に対するアクセスであることを示すフラグを
持たせることにより。
ブルヮード中等に、共有領域であることを示すピントを
もたせるか、命令処理ユニット3よりのリクエスト自体
に共有領域に対するアクセスであることを示すフラグを
持たせることにより。
共有ブロックロード検出回路2−3によって検出され、
信号線202を通じてキャッジ−メモリ2−1のブロッ
クロード対象エントリに対応する共有ブロックフラグ2
−4のピットをセットする。
信号線202を通じてキャッジ−メモリ2−1のブロッ
クロード対象エントリに対応する共有ブロックフラグ2
−4のピットをセットする。
共有ブロックのキャッシュクリアは、命令処理ユニット
3より信号線301を介して共有ブロックのキャッシュ
クリアのリクエストをキャッシュクリア回路2−5で受
信し、キャッジ−クリア回路2−5では共有ブロックフ
ラグ2−4の内容に従ってキャッシュメモリ2−1のエ
ントリの無効化を行なう。
3より信号線301を介して共有ブロックのキャッシュ
クリアのリクエストをキャッシュクリア回路2−5で受
信し、キャッジ−クリア回路2−5では共有ブロックフ
ラグ2−4の内容に従ってキャッシュメモリ2−1のエ
ントリの無効化を行なう。
以上説明したように2本発明は、キャノン−メモリの各
ブロック対応に、該データブロックが複数のプロセッサ
によってアクセスされる領域であることを示す共有ブロ
ックフラグを持たせることにより、単純なハードウェア
の追加で、他のプロセッサによって書き換えられた可能
性のある。キャッジ−のデータを無効化することが出来
る。また、−度キャッシー内にデータを読み込んでしま
えば、キャッジ−をパイノぐスしてロードスルケースの
様に共有データブロックのロードのアクセスタイムが大
きくなることもない。また共有ブロックのみクリアをす
ることで他のプロセッサによってアクセスされる可能性
のない領域のキャッジ−の二ントリの無効化が行なわれ
ないので共有領域以外のメモリアクセスの性能低Fをま
ねくことは回避出来る。このことは、非共有領域に比し
て共有領域でアクセスするものが十分率さい時に特に有
効である。
ブロック対応に、該データブロックが複数のプロセッサ
によってアクセスされる領域であることを示す共有ブロ
ックフラグを持たせることにより、単純なハードウェア
の追加で、他のプロセッサによって書き換えられた可能
性のある。キャッジ−のデータを無効化することが出来
る。また、−度キャッシー内にデータを読み込んでしま
えば、キャッジ−をパイノぐスしてロードスルケースの
様に共有データブロックのロードのアクセスタイムが大
きくなることもない。また共有ブロックのみクリアをす
ることで他のプロセッサによってアクセスされる可能性
のない領域のキャッジ−の二ントリの無効化が行なわれ
ないので共有領域以外のメモリアクセスの性能低Fをま
ねくことは回避出来る。このことは、非共有領域に比し
て共有領域でアクセスするものが十分率さい時に特に有
効である。
ブロックロード回路、2−3・・・共有ブロックロード
検出回路、2−4・・・共有ブロックフラグ、2−5・
・・キャンシークリア回路、3・・・命令処理ユニット
囚、4・・・キャッジ−ユニット(B) 、 5・・・
命令処理ユニット(B)。
検出回路、2−4・・・共有ブロックフラグ、2−5・
・・キャンシークリア回路、3・・・命令処理ユニット
囚、4・・・キャッジ−ユニット(B) 、 5・・・
命令処理ユニット(B)。
第1図は2本発明の実施例を示す概略図である。
Claims (1)
- 1)ローカルキャッシユ中の各ブロック対応に、該ブロ
ックが複数のプロセッサによってアクセスされる主記憶
上の領域であることを示す共有ブロックフラグを有し、
キャッシユクリア時に、該共有ブロックフラグがセット
されているブロックのみを、クリアする手段を有するこ
とを特徴とする情報処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63252906A JPH0769865B2 (ja) | 1988-10-08 | 1988-10-08 | 情報処理装置 |
CA 2000180 CA2000180C (en) | 1988-10-08 | 1989-10-05 | Cache unit capable of efficiently insuring cache coherence |
EP19890118583 EP0363840B1 (en) | 1988-10-08 | 1989-10-06 | Cache unit capable of efficiently insuring cache coherence |
DE1989624318 DE68924318T2 (de) | 1988-10-08 | 1989-10-06 | Zum wirksamen Versichern von Cache-Speicherübereinstimmung geeignete Cache-Speichereinheit. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63252906A JPH0769865B2 (ja) | 1988-10-08 | 1988-10-08 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02100741A true JPH02100741A (ja) | 1990-04-12 |
JPH0769865B2 JPH0769865B2 (ja) | 1995-07-31 |
Family
ID=17243812
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63252906A Expired - Lifetime JPH0769865B2 (ja) | 1988-10-08 | 1988-10-08 | 情報処理装置 |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0363840B1 (ja) |
JP (1) | JPH0769865B2 (ja) |
CA (1) | CA2000180C (ja) |
DE (1) | DE68924318T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04347749A (ja) * | 1991-05-24 | 1992-12-02 | Nec Corp | 情報処理装置 |
JP2008200806A (ja) * | 2007-02-20 | 2008-09-04 | Denso Corp | 放電加工装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5724549A (en) * | 1992-04-06 | 1998-03-03 | Cyrix Corporation | Cache coherency without bus master arbitration signals |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5073532A (ja) * | 1973-10-31 | 1975-06-17 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4410944A (en) * | 1981-03-24 | 1983-10-18 | Burroughs Corporation | Apparatus and method for maintaining cache memory integrity in a shared memory environment |
US4785398A (en) * | 1985-12-19 | 1988-11-15 | Honeywell Bull Inc. | Virtual cache system using page level number generating CAM to access other memories for processing requests relating to a page |
-
1988
- 1988-10-08 JP JP63252906A patent/JPH0769865B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-05 CA CA 2000180 patent/CA2000180C/en not_active Expired - Fee Related
- 1989-10-06 DE DE1989624318 patent/DE68924318T2/de not_active Expired - Fee Related
- 1989-10-06 EP EP19890118583 patent/EP0363840B1/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5073532A (ja) * | 1973-10-31 | 1975-06-17 |
Cited By (2)
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JPH04347749A (ja) * | 1991-05-24 | 1992-12-02 | Nec Corp | 情報処理装置 |
JP2008200806A (ja) * | 2007-02-20 | 2008-09-04 | Denso Corp | 放電加工装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0363840A2 (en) | 1990-04-18 |
CA2000180C (en) | 1996-01-30 |
EP0363840B1 (en) | 1995-09-20 |
DE68924318D1 (de) | 1995-10-26 |
CA2000180A1 (en) | 1990-04-08 |
EP0363840A3 (en) | 1991-09-11 |
JPH0769865B2 (ja) | 1995-07-31 |
DE68924318T2 (de) | 1996-05-15 |
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Legal Events
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---|---|---|---|
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