JPH04347749A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュメモリを備え
た情報処理装置に関し、特に、主記憶装置に対する無駄
なアクセスを減らすことにより、処理能力の向上を図っ
た情報処理装置に関する。

【０００２】

【従来の技術】プロセッサにキャッシュメモリを内蔵さ
せ、メモリアクセスの高速化を図るということは従来よ
り行なわれている。

【０００３】ところで、キャッシュメモリのストア方式
としては、従来より、ストア・スルー方式とストア・イ
ン方式とがある。

【０００４】ストア・スルー方式では、プロセッサから
メモリ・ストア要求が出力されると、その都度主記憶装
置にデータを書き込み、同時にキャッシュメモリ上にも
該当するデータが存在すればそれを更新する。従って、
ストア・スルー方式では常に主記憶装置上のデータを最
新の状態にすることができる。

【０００５】また、ストア・スルー方式ではプロセッサ
からメモリ・リード要求が出力されると、該当データが
自プロセッサ内のキャッシュメモリ上に存在していなけ
れば（キャッシュミスヒット時）、主記憶装置からキャ
ッシュメモリへ該当するデータを含むブロックを転送す
る。この時、キャッシュメモリ上に空ブロックが存在し
なければ、キャッシュメモリ上の何れかのブロックとリ
プレースする必要が生じ、通常はＬＲＵ方式によりリプ
レースするブロックを選択する。ストア・スルー方式で
は主記憶装置上には常に最新のデータが存在しているの
で、ブロックのリプレースの際、キャッシュメモリの該
当ブロックのデータを主記憶装置に書き戻す必要はなく
、新しいデータを上書きするだけで良い。

【０００６】また、ストア・スルー方式では他のプロセ
ッサが自プロセッサ内のキャッシュメモリ上に存在する
データをアクセスしようとした時、自プロセッサ内のキ
ャッシュメモリ上の該当ブロックを無効化するだけで、
プロセッサ間でキャッシュメモリの矛盾が起こらないよ
うにできる。

【０００７】このように、ストア・スルー方式では、マ
ルチプロセッサ構成時や入出力処理装置からの主記憶ア
クセスに対してのキャッシュメモリ制御が簡単になる。 しかし、主記憶アクセスが頻繁になるため、複数プロセ
ッサ間での主記憶装置に対するアクセス競合が起こりや
すく、システムとしての処理能力が低下することがある
。

【０００８】一方、ストア・イン方式ではプロセッサか
らメモリ・ストア要求が出力されると、キャッシュメモ
リ上に該当データが存在していれば、キャッシュメモリ
のみを更新し、主記憶装置の更新は行なわない。また、
キャッシュメモリ上に該当データが存在していなければ
、該当データを主記憶装置から読み込み、キャッシュメ
モリを更新する。

【０００９】また、プロセッサからメモリ・リード要求
が出力された場合は、該当データが自プロセッサ内のキ
ャッシュメモリ上に存在していなければ（キャッシュミ
スヒット時）、主記憶装置からキャッシュメモリへ該当
するデータを含むブロックを転送する。この時、キャッ
シュメモリ上に空ブロックが存在しなければ、リプレー
スを行なう。ストア・イン方式では主記憶装置上のデー
タは最新のデータとなっていないので、リプレースされ
るブロックが主記憶装置に反映されていない最新のデー
タを含む場合、そのブロックを主記憶装置へ書き戻すこ
とが必要になる。

【００１０】また、ストア・イン方式ではアクセスしよ
うとするデータが他のプロセッサのキャッシュメモリ上
に存在するか否かを調べ、他のプロセッサのキャッシュ
メモリ上の該当するブロックが既に更新されている場合
には、そのブロックを主記憶装置へ書き戻してから自プ
ロセッサのキャッシュメモリへの読み出しを行なう必要
がある。

【００１１】このように、ストア・イン方式ではマルチ
プロセッサ構成時や入出力処理装置からの主記憶アクセ
スに対するキャッシュメモリ制御が複雑になる。しかし
、毎回主記憶装置へストアを行なうストア・スルー方式
と比較して主記憶アクセスの負荷を少なくすることがで
きる。

【００１２】

【発明が解決しようとする課題】上述したように、スト
ア・スルー方式のキャッシュメモリを有する情報処理装
置では主記憶アクセス頻度が高いため、他プロセッサと
の間で主記憶アクセスの競合が起こりやすく、システム
の処理能力が低下してしまうという問題がある。このよ
うな問題は、主記憶装置上のデータを常に最新の状態に
し、キャッシュメモリ制御を容易にするためには避けら
れないが、ストア・スルー方式のキャッシュメモリを有
する情報処理装置で実行されるプログラムの中には、演
算処理の結果は主記憶装置上に書き込む必要があっても
、その演算処理過程のデータは必ずしも主記憶装置上に
書き込む必要のないものが数多く存在する。即ち、従来
のストア・スルー方式のキャッシュメモリを有する情報
処理装置では、主記憶装置に格納する必要のない演算処
理過程のデータを主記憶に書き込むために、無駄な主記
憶アクセスが行なわれ、システムの処理能力が低下して
しまう場合があるという問題があった。また、ストア・
イン方式のキャッシュメモリを有するシステムでは主記
憶アクセスの負荷をストア・スルー方式に比較して少な
くすることはできるが、マルチプロセッサ構成時や入出
力処理装置からの主記憶アクセスに対するキャッシュメ
モリ制御が複雑になるという問題がある。

【００１３】本発明の目的は主記憶アクセスの競合が起
こりにくく、且つキャッシュメモリ制御が簡単な情報処
理装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明は上記目的を達成
するため、（Ａ）各々がキャッシュメモリを内蔵する複
数のプロセッサと、該各プロセッサからアクセス可能な
主記憶装置と、前記各プロセッサの前記主記憶装置への
アクセスを制御する主記憶制御装置とから構成される情
報処理装置に於いて、前記各プロセッサに、自プロセッ
サが内蔵するキャッシュメモリの各ブロック対応に、対
応するブロックをストア・スルー方式のブロックとする
か、ストア・イン方式のブロックにするかを指示するス
トア方式指示手段と、アクセスするアドレスを含むブロ
ック対応のストア方式指示手段の内容に従って前記アク
セスするアドレスを含むブロックをストア・スルー方式
或いはストア・イン方式で制御するストア方式切り替え
手段とを設け、前記主記憶制御装置に、前記各プロセッ
サがストア・イン方式のブロックとしているブロックを
示す情報を記憶する記憶手段と、主記憶アクセス時に前
記各プロセッサから出力されるアドレスが前記記憶手段
に記憶されている情報によって示されるブロック中のア
ドレスである場合、要求元のプロセッサにアクセス拒否
を通知する拒否手段とを設けたものである。

【００１５】また、本発明は、キャッシュメモリ上の任
意のブロックをストア・スルー方式からストア・イン方
式に、或いはストア・イン方式からストア・スルー方式
に切り替えられるように、（Ｂ）前記各プロセッサはキ
ャッシュメモリの特定ブロックをストア・スルー方式に
することを指示する命令を実行することにより、前記ス
トア方式指示手段の前記特定ブロックに対応する内容を
ストア・スルー方式を示すものにすると共に、前記記憶
手段の前記特定ブロックに対する情報を無効化し、また
、キャッシュメモリの特定ブロックをストア・イン方式
にすることを指示する命令を実行することにより、前記
ストア方式指示手段の前記特定ブロックに対応する内容
をストア・イン方式を示すものにすると共に、前記記憶
手段に前記特定ブロックを示す情報を格納する。

【００１６】更に、本発明は、処理速度を更に向上させ
るため、（Ｃ）前記各プロセッサの内の少なくとも１つ
が自プロセッサ内のキャッシュメモリのブロックをスト
ア・イン方式のブロックとしているか否かを表示する表
示手段を含み、主記憶アクセス時、前記表示手段がキャ
ッシュメモリのブロックをストア・イン方式のブロック
としているプロセッサが存在しないことを表示している
場合は、前記拒否手段による処理を待たずにアクセス要
求元のプロセッサにアクセス許可を通知するようにした
ものである。

【００１７】

【作用】（Ａ）の構成に於いては、各プロセッサに、自
プロセッサが内蔵するキャッシュメモリの各ブロック対
応に、対応するブロックをストア・イン方式のブロック
とするか、ストア・イン方式のブロックとするかを指示
するストア方式指示手段が設けられている。そして、ス
トア方式切り替え手段は或るアドレスがアクセスされた
場合、そのアドレスを含むブロックを対応するストア方
式指示手段の内容に従ってストア・スルー方式或いはス
トア・イン方式のブロックとして制御する。また、主記
憶制御装置は各プロセッサがストア・イン方式のブロッ
クとしているブロックを示す情報を記憶している記憶手
段を備えている。そして、主記憶アクセス時に各プロセ
ッサから出力されるアドレスが、記憶手段に記憶されて
いる情報によって示されるブロック中のアドレスである
場合は、拒否手段が要求元のプロセッサに対してアクセ
ス拒否を通知する。

【００１８】（Ｂ）の構成に於いては、各プロセッサは
キャッシュメモリの特定ブロックをストア・スルー方式
のブロックにすることを指示する命令を実行することに
より、ストア方式指示手段の上記特定ブロックに対応す
る内容をストア・スルー方式を示すものにすると共に、
記憶手段に記憶されている上記特定ブロックに関する情
報を無効にする。また、キャッシュメモリの特定ブロッ
クをストア・イン方式にすることを指示する命令を実行
することにより、ストア方式指示手段の上記特定ブロッ
クに対応する内容をストア・イン方式を示すものにする
と共に、記憶手段に上記特定ブロックを示す情報を格納
する。

【００１９】（Ｃ）の構成に於いては、表示手段がキャ
ッシュメモリのブロックをストア・イン方式のブロック
としているプロセッサが存在しないことを表示している
場合、拒否手段による処理を待たずに要求元のプロセッ
サにアクセス許可を与えるようにする。

【００２０】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。

【００２１】図１は本発明の一実施例のブロック図であ
り、主記憶装置１と、主記憶制御装置２と、プロセッサ
３１〜３ｎとから構成されている。

【００２２】主記憶制御装置２はアドレスレジスタ２１
と、アドレスアレイ２２と、有効フラグ２３と、比較回
路２４と、アドレス登録判定回路２５とから構成されて
いる。

【００２３】各プロセッサ３１〜３ｎはそれぞれキャッ
シュメモリ３１１〜３ｎ１を内蔵している。各キャッシ
ュメモリ３１１〜３ｎ１はアドレスレジスタ３１１１〜
３ｎ１１と、データレジスタ３１１２〜３ｎ１２と、ア
ドレスアレイ３１１３〜３ｎ１３と、有効フラグ３１１
４〜３ｎ１４と、ストア方式指示フラグ３１１５〜３ｎ
１５と、データアレイ３１１６〜３ｎ１６と、比較回路
３１１７〜３ｎ１７と、キャッシュメモリ登録判定回路
３１１８〜３ｎ１８と、ストア方式切り替え回路３１１
９〜３ｎ１９とから構成されている。尚、本実施例では
キャッシュメモリは１ブロック６４バイトで２５６ブロ
ック×４コンパートメントの構成であるとする。

【００２４】次に本実施例の動作を説明する。

【００２５】プロセッサ３１に於いてメモリ・リード要
求が出されると、先ず、アドレスレジスタ３１１１にア
クセスしようとするアドレスがセットされる。

【００２６】アドレスレジスタ３１１１はその上位より
１８ビット，８ビット，６ビットの３つの部分に分割さ
れており、上位側の１８ビットは上位アドレス、中央部
の８ビットはセットアドレス、下位側の６ビットはブロ
ック内アドレスとして使用される。

【００２７】アドレスレジスタ３１１１にアクセスしよ
うとするアドレスがセットされると、その中央部分の８
ビットによってアドレスアレイ３１１３のアドレスが選
択され、アドレスアレイ３１１３の選択されたアドレス
に格納されている１８ビットの値が比較回路３１１７に
出力される。また、アドレスレジスタ３１１１に上記ア
ドレスがセットされることにより、アドレスアレイ３１
１３の各アドレス対応に１ビットが割り当てられている
有効フラグ３１１４から上記アドレスと対応するビット
がキャッシュメモリ登録判定回路３１１８に出力される
。

【００２８】比較回路３１１７はアドレスアレイ３１１
３から出力された１８ビットの値とアドレスレジスタ３
１１１の上位１８ビットに格納されている値とを４コン
パートメント同時に比較し、比較結果をキャッシュメモ
リ登録判定回路３１１８に出力する。

【００２９】キャッシュメモリ登録判定回路３１１８は
比較回路３１１７からの比較結果が比較一致を示し、且
つ対応する有効フラグ３１１４のビットがＯＮの場合、
プロセッサ３１内のメモリ・リード要求の要求元へキャ
ッシュヒットを通知すると共に、データアレイ３１１６
の対応するブロックからデータを読み出し、読み出した
データを上記要求元へ転送する。

【００３０】また、比較回路３１１７からの比較結果が
比較不一致を示す場合及び比較回路３１１７からの比較
結果は比較一致を示すが、対応する有効フラグ３１１４
のビットがＯＦＦの場合は、キャッシュメモリ登録判定
回路３１１８は上記要求元に対してキャッシュミスヒッ
トを通知する。

【００３１】ここで、有効フラグ３１１４の各ビットは
対応するブロック内のデータが他のプロセッサによって
更新された時、ＯＦＦにされ、自プロセッサ３１が主記
憶装置１から対応するブロックをキャッシュメモリ３１
１に読み込んだ時、ＯＮにされるものである。即ち、有
効フラグ３１１４は他のプロセッサが自プロセッサ３１
内のキャッシュメモリ３１１上に存在するデータをアク
セスしようとした時、対応するビットがＯＦＦにされ、
そのデータの無効化を表示するものであり、これにより
、プロセッサ間のキャッシュメモリの矛盾を無くすこと
ができる。

【００３２】メモリ・リード要求の要求元はキャッシュ
メモリ登録判定回路３１１８からキャッシュミスヒット
が通知された場合は、キャッシュメモリ３１１上にアク
セスしようとするデータがないので、アドレスレジスタ
３１１１にセットされているアドレスを主記憶制御装置
２内のアドレスレジスタ２１にセットすると共に、主記
憶読み出し要求を主記憶制御装置２へ送信する。

【００３３】主記憶制御装置２は主記憶読み出し要求が
プロセッサ３１から送られてくると、アドレスレジスタ
２１の中央部分の８ビットによりアドレスアレイ２２の
アドレスを選択し、選択したアドレスに格納されている
１８ビットの値を比較回路２４に出力すると共に、アド
レスアレイ２２の各アドレス対応に１ビットが割り当て
られている有効フラグ２３の対応するビットをアドレス
登録判定回路２５に出力する。

【００３４】比較回路２４はアドレスアレイ２２から出
力された１８ビットの値と、アドレスレジスタ２１の上
位１８ビットとを比較し、比較結果をアドレス登録判定
回路２５に出力する。

【００３５】アドレス登録判定回路２５は比較回路２４
の比較結果が比較一致を示し、且つ対応する有効フラグ
２３のビットがＯＮの時、要求元プロセッサ３１に対し
、アクセス拒否通知を送信する。即ち、比較回路２４の
比較結果が比較一致を示し、且つ対応する有効フラグ２
３のビットがＯＮの時は、既に他のプロセッサによって
そのブロックがストア・イン方式のキャッシュメモリの
ブロックとして使用されているからである。

【００３６】これに対して、比較回路２４の比較結果が
比較不一致を示す場合及び比較結果は比較一致を示すが
、対応する有効フラグ２３のビットがＯＦＦの場合は要
求元プロセッサ３１に対し、アクセス許可を通知する。 また、この場合は、主記憶制御装置２は主記憶装置１か
らアドレスレジスタ２１に格納されたアドレスを含むブ
ロックを読み出して要求元プロセッサ３１のデータレジ
スタ３１１２に格納する。

【００３７】主記憶制御装置２からアクセス許可が通知
されると、要求元プロセッサ３１内のキャッシュメモリ
３１１はアドレスレジスタ３１１１の中央部分の８ビッ
トで選択されるアドレスアレイ３１１３のアドレスに、
アドレスレジスタ３１１１の上位１８ビットの値を格納
すると共に、有効フラグ３１１４の対応するビットをＯ
Ｎにする。

【００３８】更に、キャッシュメモリ３１１はデータア
レイ３１１６の対応するブロックにデータレジスタ３１
１２の内容を格納し、同時にプロセッサ３１内のメモリ
・リード要求元に要求されたデータを転送する。

【００３９】次にプロセッサ３１からメモリ・ストア要
求が出された場合の動作を説明する。

【００４０】プロセッサ３１からメモリ・ストア要求が
出力されると、先ず、アドレスレジスタ３１１１にスト
アしようとするアドレスが、データレジスタ３１１２に
ストアしようとするデータがセットされる。

【００４１】アドレスレジスタ３１１１にストアしよう
とするアドレスがセットされると、アドレスレジスタ３
１１１の中央部分の８ビットによってアドレスアレイ３
１１３のアドレスが選択され、選択されたアドレスに格
納されている１８ビットの値が比較回路３１１７に出力
される。また、同時に有効フラグ３１１４の対応するビ
ットもキャッシュメモリ登録判定回路３１１８に出力さ
れる。

【００４２】比較回路３１１７はアドレスアレイ３１１
３から出力された１８ビットの値とアドレスレジスタ３
１１１の上位１８ビットとを比較し、比較結果をキャッ
シュメモリ登録判定回路３１１８に出力する。

【００４３】キャッシュメモリ登録判定回路３１１８は
比較回路３１１７の比較結果が比較一致を示し、且つ対
応する有効フラグ３１１４のビットがＯＮの場合、キャ
ッシュヒットを出力する。これにより、データアレイ３
１１６の対応するブロックにデータレジスタ３１１２の
内容が格納される。もし、その時、ストア方式指示フラ
グ３１１５の対応するビットがＯＦＦであれば、ストア
方式切り替え回路３１１９から主記憶制御装置２へ主記
憶書き込み要求が出力されると共に、アドレスレジスタ
３１１１，データレジスタ３１１２の内容が主記憶制御
装置２へ転送され、データレジスタ３１１２の内容が主
記憶装置１に書き込まれる。また、ストア方式指示フラ
グ３１１５の対応するビットがＯＮであれば、ストア方
式切り替え回路３１１９は主記憶書き込み要求を出力し
ない。即ち、ストア方式指示フラグ３１１５がＯＦＦに
なっている場合はキャッシュメモリ３１１はストア・ス
ルー方式で動作し、ＯＮになっている場合はストア・イ
ン方式で動作する。

【００４４】また、キャッシュメモリ登録判定回路３１
１８は比較回路３１１７の比較結果が比較不一致を示し
ている場合及び比較回路３１１７の比較結果は比較一致
を示しているが、対応する有効フラグ３１１４のビット
がＯＦＦの場合は、キャッシュミスヒットを出力する。 キャッシュメモリ登録判定回路３１１８がキャッシュミ
スヒットを出力すると、プロセッサ３１から主記憶制御
装置２へ主記憶書き込み要求が出力されると共に、アド
レスレジスタ３１１１，データレジスタ３１１２の内容
が主記憶制御装置２へ転送されてデータレジスタ３１１
２の内容が主記憶装置１に書き込まれ、更に、データア
レイ３１１６に更新後のブロックが書き込まれる。

【００４５】次に、キャッシュメモリ３１１の或るブロ
ックをストア・イン方式のブロックにする場合の動作を
説明する。

【００４６】キャッシュメモリ３１１の或るブロックを
ストア・イン方式のブロックにする場合は、プロセッサ
３１が実行するプログラムに機械命令Ａを組み込んでお
く。この機械命令Ａは主記憶装置１からキャッシュメモ
リ３１１へのデータの転送を指示すると共に、上記デー
タの転送先のキャッシュメモリのブロックをストア・イ
ン方式のブロックにすることを指示するものであり、オ
ペランド・アドレスには上記データの主記憶アドレスが
格納されている。

【００４７】プロセッサ３１により、機械命令Ａが実行
されると、機械命令Ａのオペランド・アドレスに含まれ
ているアドレスがアドレスレジスタ３１１１及びアドレ
スレジスタ２１にセットされ、その後、主記憶制御装置
２に対してメモリ・リード要求が出力される。

【００４８】主記憶制御装置２はメモリ・リード要求が
加えられると、前述したと同様に、アドレスレジスタ２
１の中央部分の８ビットによりアドレスアレイ２２のア
ドレスを選択し、選択したアドレスに格納されている１
８ビットの値を比較回路２４に出力すると共に、有効フ
ラグ２３の対応するビットをアドレス登録判定回路２５
に出力する。比較回路２４は前述したと同様に、アドレ
スアレイ２２から出力された１８ビットの値とアドレス
レジスタ２１の上位１８ビットの値とを比較し、比較結
果をアドレス登録判定回路２５に出力する。

【００４９】アドレス登録判定回路２５は比較回路２４
の比較結果が比較一致を示し、且つ対応する有効フラグ
２３のビットがＯＮの場合はプロセッサ３１に対してア
クセス拒否を通知し、それ以外の場合はプロセッサ３１
に対してアクセス許可を通知する。また、アクセス許可
をプロセッサ３１に対して通知した場合は主記憶制御装
置２はアドレスレジスタ２１に格納されたアドレスを含
むブロックを主記憶装置１から読み出し、読み出したブ
ロックをプロセッサ３１のデータレジスタ３１１２に格
納し、更に、アドレスレジスタ２１の上位１８ビットを
アドレスアレイ２２の、アドレスレジスタ２１の中央部
分の８ビットで選択されるアドレスに格納すると共に、
有効フラグ２３の対応するビットをＯＮにする。

【００５０】プロセッサ３１は主記憶制御装置２からア
クセス許可が通知されると、アドレスレジスタ３１１１
の上位１８ビットの値をアドレスアレイ３１１３の、ア
ドレスレジスタ３１１１の中央部分の８ビットで選択さ
れるアドレスに格納し、更に、有効フラグ３１１４及び
ストア方式指示フラグ３１１５の対応するビットをＯＮ
にする。更に、プロセッサ３１はデータアレイ３１１６
の対応するブロックにデータレジスタ３１１２の内容を
格納し、更に、要求元へデータを転送する。

【００５１】次にストア・イン方式により制御していた
キャッシュメモリ３１１の或るブロックをストア・スル
ー方式に切り替える場合の動作を説明する。

【００５２】キャッシュメモリ３１１の或るブロックを
ストア・イン方式からストア・スルー方式に切り替える
場合は、プロセッサ３１が実行するプログラムに機械命
令Ｂを組み込んでおく。機械命令Ｂはキャッシュメモリ
３１１上のストア・イン方式のブロックから主記憶装置
１へのデータ転送を指示すると共に、上記キャッシュメ
モリ３１１上のストア・イン方式のブロックをストア・
スルー方式に切り替えることを指示するものであり、そ
のオペランド・アドレスにはストア・スルー方式に切り
替えようとするストア・イン方式のブロックに格納され
ているデータの主記憶アドレスが格納されている。

【００５３】プロセッサ３１により機械命令Ｂが実行さ
れると、機械命令Ｂのオペランド・アドレスに格納され
ているアドレスがアドレスレジスタ３１１１にセットさ
れ、データレジスタ３１１２にストアするデータがセッ
トされ、データアレイ３１１６の該当するアドレスにデ
ータが書き込まれると共にストア方式指示フラグ３１１
５の該当するビットがＯＦＦにされる。その後、プロセ
ッサ３１は主記憶制御装置２に対して主記憶書き込み要
求を出力する。

【００５４】主記憶制御装置２は上記主記憶書き込み要
求に応答して有効フラグ２３の対応するビットをＯＦＦ
にして上記ブロックがストア・スルー方式で制御される
ことを表示し、更に、主記憶装置１へデータを書き込む
。

【００５５】従って、演算結果は主記憶装置１上に書き
込む必要はあるが、その演算処理過程のデータは必ずし
も主記憶装置１上に書き込む必要のない演算を行なうプ
ログラムの上記演算を行なう部分の前後に機械命令Ａ，
Ｂを埋込んでおくことにより、上記演算を行なう間だけ
、キャッシュメモリ３１１が作業領域として利用される
ことになる。この結果、上記演算を行なっている間、他
のプロセッサとの主記憶アクセスの競合が起こらなくな
るので、情報処理装置の処理速度を向上させることが可
能になる。

【００５６】図２は本発明の他の実施例のブロック図で
あり、主記憶装置１と、主記憶制御装置２’と、プロセ
ッサ３１〜３ｎとから構成されている。尚、各プロセッ
サ３１〜３ｎの構成は図１と同一である。

【００５７】主記憶制御装置２’はアドレスレジスタ２
１と、アドレスアレイ２２と、有効フラグ２３と、比較
回路２４と、アドレス登録判定回路２５と、プロセッサ
３１〜３ｎに対応したインジケート・フラグ２６１〜２
６ｎと、主記憶アクセス許可判定回路２７と、オアゲー
トＯＲとを含んでいる。

【００５８】インジケート・フラグ２６１〜２６ｎは機
械命令Ａでセットされ、機械命令Ｂでリセットされる。 即ち、プロセッサ３１は機械命令Ａを実行することによ
り、前述したと同様の処理を行なうと共に、主記憶制御
装置２’に対して自プロセッサ３１対応のインジケート
フラグ２６１をセットすることを要求し、また、機械命
令Ｂを実行することにより、前述したと同様の処理を行
なうと共に、主記憶制御装置２’に対して自プロセッサ
３１対応のインジケート・フラグ２６１をリセットする
ことを要求する。この要求に応答して主記憶制御装置２
’はインジケート・フラグ２６１をセット，リセットす
る。

【００５９】或るプロセッサが主記憶制御装置２’に主
記憶アクセス要求を送出すると、主記憶アクセス許可判
定回路２７はインジケート・フラグ２６１〜２６ｎの全
てがリセットされていれば、主記憶アクセス許可信号を
要求元プロセッサに送信する。インジケート・フラグ２
６１〜２６ｎの内の少なくとも１つがセットされていれ
ば、アクセスしようとしている主記憶装置１のアドレス
がアドレスアレイ２２に登録されているか否かを比較回
路２４及びアドレス登録判定回路２５により判定し、登
録されていなければ、主記憶アクセス許可信号を要求元
プロセッサへ送信する。

【００６０】このように、本実施例によれば、インジケ
ート・フラグ２６１〜２６ｎが全てリセットされている
場合、比較回路２４，アドレス登録判定回路２５による
処理を行なわないので、処理速度を向上させることが可
能になる。

【００６１】

【発明の効果】以上説明したように、本発明は、キャッ
シュメモリ上にストア・スルー方式で動作するブロック
と、ストア・イン方式で動作するブロックとを設けたも
のであり、ストア・イン方式で動作するブロックを主記
憶アクセスを伴わない作業領域として使用することがで
きるので、従来、作業領域として主記憶装置を利用して
いたプログラムに作業領域としてストア・イン方式で動
作するブロックを利用させることにより、他のプロセッ
サとの主記憶アクセスの競合が起こらなくなり、情報処
理装置の処理速度を向上させることが可能になる効果が
ある。

【００６２】また、本発明は、各プロセッサがストア・
イン方式のブロックとしているブロックを示す情報を記
憶するアドレスアレイ２２，有効フラグ２３等の記憶手
段を有し、主記憶アクセス時に各プロセッサから出力さ
れるアドレスが記憶手段に記憶されているブロック内の
アドレスである場合、要求元のプロセッサにアクセス拒
否を通知する比較回路２４，アドレス登録判定回路２５
等の拒否手段を備えているので、簡単なキャッシュメモ
リ制御で各プロセッサ間でキャッシュメモリに矛盾を生
じさせないようにすることができる効果がある。

【００６３】また、更に、本発明は各プロセッサの内の
少なくとも１つが自プロセッサ内のキャッシュメモリの
ブロックをストア・イン方式のブロックとしているか否
かを表示するインジケート・フラグ２６１〜２６ｎ，オ
アゲートＯＲ等から構成される表示手段を備え、表示手
段がキャッシュメモリのブロックをストア・イン方式の
ブロックとしているプロセッサが存在しないことを表示
している場合は、拒否手段による処理を待たずに要求元
のプロセッサにアクセス許可を通知するようにしたもの
であるので、情報処理装置の処理速度を更に向上させる
ことができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】本発明の他の実施例のブロック図である。

【符号の説明】 １…主記憶装置 ２，２’…主記憶制御装置 ２１…アドレスレジスタ ２２…アドレスアレイ ２３…有効フラグ ２４…比較回路 ２５…アドレス登録判定回路 ２６１〜２６ｎ…インジケート・フラグ２７…主記憶ア
クセス許可判定回路 ３１〜３ｎ…プロセッサ ３１１〜３ｎ１…キャッシュメモリ ３１１１〜３ｎ１１…アドレスレジスタ３１１２〜３ｎ
１２…データレジスタ ３１１３〜３ｎ１３…アドレスアレイ ３１１４〜３ｎ１４…有効フラグ ３１１５〜３ｎ１５…ストア方式指示フラグ３１１６〜
３ｎ１６…データアレイ ３１１７〜３ｎ１７…比較回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　各々がキャッシュメモリを内蔵する複
   数のプロセッサと、該各プロセッサからアクセス可能な
   主記憶装置と、前記各プロセッサの前記主記憶装置への
   アクセスを制御する主記憶制御装置とから構成される情
   報処理装置に於いて、前記各プロセッサは、自プロセッ
   サが内蔵するキャッシュメモリの各ブロック対応に、対
   応するブロックをストア・スルー方式のブロックとする
   か、ストア・イン方式のブロックにするかを指示するス
   トア方式指示手段と、アクセスするアドレスを含むブロ
   ック対応のストア方式指示手段の内容に従って前記アク
   セスするアドレスを含むブロックをストア・スルー方式
   或いはストア・イン方式で制御するストア方式切り替え
   手段とを含み、前記主記憶制御装置は、前記各プロセッ
   サがストア・イン方式のブロックとしているブロックを
   示す情報を記憶する記憶手段と、主記憶アクセス時に前
   記各プロセッサから出力されるアドレスが前記記憶手段
   に記憶されている情報によって示されるブロック中のア
   ドレスである場合、要求元のプロセッサにアクセス拒否
   を通知する拒否手段とを含むことを特徴とする情報処理
   装置。
2. 【請求項２】　　前記各プロセッサはキャッシュメモリ
   の特定ブロックをストア・スルー方式にすることを指示
   する命令を実行することにより、前記ストア方式指示手
   段の前記特定ブロックに対応する内容をストア・スルー
   方式を示すものにすると共に、前記記憶手段の前記特定
   ブロックに対する情報を無効化し、キャッシュメモリの
   特定ブロックをストア・イン方式にすることを指示する
   命令を実行することにより、前記ストア方式指示手段の
   前記特定ブロックに対応する内容をストア・イン方式を
   示すものにすると共に、前記記憶手段に前記特定ブロッ
   クを示す情報を格納することを特徴とする請求項１記載
   の情報処理装置。
3. 【請求項３】　　前記各プロセッサの内の少なくとも１
   つが自プロセッサ内のキャッシュメモリのブロックをス
   トア・イン方式のブロックとしているか否かを表示する
   表示手段を含み、主記憶アクセス時、前記表示手段がキ
   ャッシュメモリのブロックをストア・イン方式のブロッ
   クとしているプロセッサが存在しないことを表示してい
   る場合は、前記拒否手段による処理を待たずにアクセス
   要求元のプロセッサにアクセス許可を通知することを特
   徴とする請求項１または２記載の情報処理装置。