JPH04137053A - キャッシュメモリへのブロック登録制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する分野の説明） 本発明は、情報処理装置において、キャッシュメモリへ
のブロックの登録方法を制御するためのキャッシュメモ
リのブロック登録制御方式に関するものである。

（従来の技術） 第３図は従来のキャッシュメモリにおけるブロック登録
制御方式により実現される情報処理装置を説明する図で
あり、１はプロセッサてあり、２はキャッシュメモリて
あり、３はバスであり、４はメインメモリであり、メイ
ンメモリ４は等しい大きさのブロックデータに分かれて
いる。２１および２２は一致検出回路であり、２５Ａは
メインメモリ上のブロックを格納しているブロックメモ
リ部であり、２５Ａは複数のエントリにより構成され、
各エントリはメインメモリ４上にあるブロックデータな
格納するデータ部、データ部に格納しているブロックデ
ータのアドレス情報を格納するタグ部、タグ部に格納し
ている情報の有効（ｒｌＪ）無効（ｒｏｂ）を示すバリ
ッド部から成る。本例においては、キャッシュメモリは
６４個のエントリて構成される２ウエイセツトアソシア
テイツのキャッシュメモリであり、ブロックアドレスて
指定されるメインメモリ４上のブロックはブロックの下
位５ビツトによって選択される２個のエントリのいずれ
か一方に登録可能とする。

プロセッサ１が信号線１０１を介してキャッシュメモリ
２に要求したブロックアドレス（１２ビツト）の下位５
ビツトで指定される２個のエントリのいずれか一方のタ
グ部の内容が信号線１０１を介して入力されたブロック
アドレスの上位７ビツトと一致し、かつバリッドビット
部の内容がｒｌＪである（ヒツト）時、登録制御部２４
は信号線１０４および１０５を介してヒツトしたエント
リを知り、信号線１０８または１０９を介してヒツトし
たエントリのデータ部に格納しているブロックデータを
信号線１０２に出力し、プロセッサ１へ転送する。

他方、ブロックアドレスの下位５ビツトで指定される２
個のエントリのタグ部の内容が信号線１０１を介して入
力されたブロックアドレスの上位７ビツトと一致しない
か、またはバリッドビット部の内容か「０」である（ミ
スヒツト）時、キャッシュメモリ２は信号線２０１を介
してバス３上にブロックデータの転送要求とブロックデ
ータのアドレスを出力する。メインメモリ４は信号線４
０１を介してバス３上のブロックデータの転送要求とブ
ロックデータのアドレスを受は取る。メインメモリ４は
、指定されたブロックデータを読みたし、信号線４０２
を介してハス３上に出力する。登録制御部２６Ａは、予
め定められた方法によってブロックデータの下位の５ビ
ツトで指定される２個のエントリの何れか一方を選択し
、選択したエントリのデータ部に信号線１０２を介して
入力したブロックを格納し、タグ部にブロックアドレス
の上位７ビツトを格納し、バリッドビット部に値ｒｌＪ
を格納することによってミスヒツトしたブロックの登録
を行う。さらに、キャッシュメモリ２は、メインメモリ
４から転送したソロツクデータを信号線１０２を介して
プロセッサ１へ転送する。

（発明が解決しようとする課題） この方法では、ミスヒツトしたブロックデータをブロッ
クアドレスの一部（下位５ビツト）を用いて選択される
キャッシュメモリ内のエントリに登録するため、ミスヒ
ツト時には、プロセッサて実行中の処理の内容とは独立
にキャッシュメモリのエントリへの登録が行われる。

一般に、プロセッサで実行される処理の単位をタスクと
呼び、タスクは、本来の処理のために実行されるタスク
（定常タスク）と異常等が発生した場合に実行されるタ
スク（例外タスク）とに分類できる。そして、プロセッ
サが定常タスクを実行中にアクセスするブロックデータ
はプロセッサから再利用される確率か高く、キャッシュ
メモリに格納することによって、キャッシュメモリのヒ
ツト率を高めることがてきるので、プロセッサの処理能
力を高めることかできる。他方、プロセッサか例外タス
クを実行中にアクセスするブロックデータはプロセッサ
から再利用される確率が低く、キャッシュメモリに格納
してもヒツト率は向上しない。むしろ、例外タスクかア
クセスしたメインメモリの内容をキャッシュメモリに格
納した場合、プロセッサが定常タスクの処理を再開した
時、定常タスクか中断される前にキャッシュメモリに格
納してあったブロックデータが例外タスクからのアクセ
スかキャッシュメモリてミスヒツトしたブロックデータ
に置き換えられ、再開した定常タスクのヒツト率が低下
する欠点がある。

本発明は上述の欠点を改善するもので、キャッシュメモ
リにおけるヒツト率を改善することを目的とする。

（課題を解決するための手段） 上記目的を達成するための本発明の特徴は、フロセッサ
、キャッシュメモリおよびメインメモリで構成される情
報処理装置に置いて、上記メインメモリはアドレスによ
って複数のブロックに分割されており、上記キャッシュ
メモリはミスヒツト時にミスヒツトしたブロックをキャ
ッシュメモリに登録するか否かを判定する登録条件判定
回路および複数のエントリから成り、各エントリは上記
メインメモリのブロックを識別するアドレス情報を格納
するタグ部、当該エントリへのブロックの登録条件を格
納する登録条件部、当該エントリのタグ部に格納してい
る情報が有効（「１」）であるか無効（「０」）である
かを示すバリッド部およびブロックの内容を格納するデ
ータ部から成る、キャッシュメモリへのブロック登録制
御方式において、上記プロセッサはメインメモリのブロ
ックの内容を要求する時ブロックのアドレスとともに登
録条件を出力し、上記キャッシュメモリは、上記プロセ
ッサから要求されたブロックのアドレス情報と一致する
アドレス情報を格納しているタグ部を持つエントリか存
在し、かつそのエントリのバリッド部に「１」が格納さ
れている（ヒツト）場合、当該エントリのデータ部に格
納されている内容をフロセッサへ転送し、それ以外（ミ
スヒツト）の場合には、上記キャッシュメモリは上記メ
インメモリからプロセッサか要求しているブロックを読
み出し、ミスヒツトしたブロックを登録可能なエントリ
の登録条件部の内容とプロセッサが出力している登録条
件とを上記登録条件判定回路に入力し、登録条件を満足
するエントリが存在するかまたはバリッド部の値が「０
」であるエントリが存在する場合、上記メインメモリか
ら読み出したブロックを登録条件を満足するかまたはバ
リッド部の値か「０」である１個のエントリに登録する
とともにメインメモリから読み出したブロックを上記プ
ロセッサへ転送し、バリッド部の値か「０」であるエン
トリまたは登録条件を満足するエントリか存在しない場
合、キャッシュメモリのエントリへのブロックの登録は
行わずにメインメモリから読みだしたブロックをプロセ
ッサへ転送するキャッシュメモリへのブロック登録制御
方式にある。

（作　用） ミスヒツトが発生した場合、キャッシュメモリのエント
リにプロセッサが出力するタスクの種類に応じてブロッ
クデータを登録可能か否かを設定可能とし、定常タスク
の処理中にミスヒツトが発生した場合にはキャッシュメ
モリの多数のエントリへの登録を可能とし、例外タスク
の処理中には少数のエントリへの登録のみを可能とする
ことができる。従って、例外タスクの処理中にミスヒツ
トが発生しても定常タスクがアクセスするプロックデー
タか置き換えられることか無くなり、例外タスクの終了
後、定常タスクが再開された時のヒツト率を低下させな
いようにすることが可能となる。

（実施例） 第１図は本発明の一実施例であり、１はプロセッサであ
り、２はキャッシュメモリであり、３はバスてあり、４
はメインメモリであり、メインメモリ４は等しい大きさ
のブロックデータに分かれている。１１はタスクの種類
を設定するタスク識別レジスタてあり、２１および２２
は一致検出回路であり、２３および２４は比較器であり
、２５はメインメモリ上のブロックを格納しているブロ
ックメモリ部であり、２５は複数のエントリにより構成
され、各エントリはメインメモリ４上にあるブロックデ
ータを格納するデータ部、データ部に格納しているブロ
ックデータのアドレス情報を格納するタグ部、タグ部に
格納している情報の有効げ１」）、無効（ｒＯＪ）を示
すバリッド部およびエントリへのブロック登録条件を格
納する登録条件部から成り、２６は登録制御部であり、
プロセッサ１が要求したブロックがキャッシュメモリ２
内のいずれのエントリにも存在せずメインメモリ４から
ブロックを読みだした場合、当該ブロックを登録するた
めの制御を行う。比較器２３および２４は信号線１０３
を介して入力したタスク識別レジスタ１１の上位２ビツ
トによって定まる値か信号線１０４および１０５を介し
て入力した登録条件部に格納されている値よりも大きい
かまたは等しい場合かまたはバリッド部の値が「０」の
場合、それぞれのエントリへのブロックの登録か可能で
ある旨を信号線１０６および１０７を介して登録制御部
２６に通知する。本例においては、キャッシュメモリは
６４個のエントリで構成される２ウエイセツトアソシア
テイブのキャッシュメモリであり、ブロックアドレスで
指定されるメインメモリ４上のブロックはブロックの下
位５ヒツトによって選択される２個のエントリのいずれ
か一方に登録可能とする。

ここで、タスク識別レジスタ１１の内容はプロセッサ１
で処理されるタスク自身によって値か設定され、タスク
識別レジスタ１１に格納されている値の上位２ビツトに
は、タスクの種類に応じて定められる登録条件か設定さ
れており、信号線１０３を介してキャッシュメモリに入
力されている。また、キャッシュメモリの各エントリの
登録条件部には、メインメモリ４へのアクセスと区別さ
れる手段によって、プロセッサ１により予め登録条件が
第１図に示すように格納されているものとする。

プロセッサ１が信号線１０１を介してキャッシュメモリ
２に要求したブロックアドレス（１２ビツト）の下位５
ビツトで指定される２個のエントリのいずれか一方のタ
グ部の内容か信号線１０１を介して入力されたブロック
アドレスの上位７ビツトと一致し、かつバリッドビット
部の内容が「１」である（ヒツト）時、登録制御部２６
は信号線１０４および１０５を介してヒツトしたエント
リを知り、信号線１０８または１０９を介してヒツトし
たエントリのデータ部に格納しているブロックデータを
信号線１０２に出力し、プロセッサ１へ転送する。

他方、ブロックアドレスの下位５ビツトで指定される２
個のエントリのタグ部の内容か信号線１０１を介して入
力されたブロックアドレスの上位７ビツトと一致しない
か、またはバリッドピット部の内容が「０」である（ミ
スヒツト）時、登録制御部２６は信号線２０１を介して
ハス３上にブロックデータの転送要求とフロックデータ
のアドレスを出力する。メインメモリ４は信号線４０１
を介してバス３上のブロックデータの転送要求とブロッ
クデータのアドレスを受は取る。メインメモリ４は、指
定されたブロックデータを読みたし、信号線４０２を介
してバス３上に出力する。゛プロセッサ１が要求したフ
ロックデータのブロックアドレスの下位５ビツトかｒｏ
ｌｏｌｏ」の場合、アドレスの下位５ビツトで選択され
る２個のエントリの登録条件部に格納しである内容は共
にプロセッサから信号線１０３を介して入力された値よ
りも大きい（信号線１０６および１０７はいずれもオフ
状態）のて、登録制御部２６はブロックメモリ部２５内
のいずれのエントリにもミスヒツトしたプロッりを登録
せず、キャッシュメモリ２は、メインメモリ４から転送
したブロックデータを信号線１０２を介してプロセッサ
１へ転送する。

プロセッサ１が要求したブロックデータのブロックアド
レスの下位５ビツトがｒｌｏｌｏｌＪの場合、アドレス
の下位５ビツトて選択される２個のエントリの内の一方
の登録条件部に格納しである内容かプロセッサから信号
線１０３を介して入力された値よりも小さい（信号線１
０６がオン状態）ので、登録制御部２６は信号線１０８
を介して登録を指示し、ｒｌｏｌｏｌＪおよび信号線１
０８で指定されるエントリのデータ部に信号線１０２を
介してハス３から入力したフロックデータなデータ部に
格納し、タグ部にブロックアドレスの上位７ビツトを格
納し、バリッドピット部に値「１」を格納することによ
ってミスヒツトしたブロックの登録を行う。

信号線１０６および１０７かいずれもオン状態（いずれ
の登録条件部の値もタスク識別レジスタ１１の上位２ビ
ツトの値よりも小さいか等しい）の場合には、登録制御
部は予め定められた方法によって、いずれか１つのエン
トリを選択してブロックデータの登録を行う。

第２図は本発明の別の実施例であり、ブロックメモリ部
２５Ｂの各エントリはメインメモリ４上にあるブロック
データを格納するデータ部、データ部に格納しているブ
ロックデータのアドレス情報を格納するタグ部およびタ
グ部に格納している情報の有効（ｒｌＪ）、無効（「０
」）を示すバリッド部から成り、２７は登録条件レジス
タである。比較器２３および２４は信号線１０３を介し
て入力したタスク識別レジスタ１１の上位２ビツトによ
って定まる値か信号線１０４および１０５を介して入力
した登録条件レジスタ２７に格納されている値よりも大
きいかまたは等しい場合かまたはバリッド部の値が「０
」の場合、それぞれのエントリへのブロックの登録が可
能である旨を信号線１０６および１０７を介して登録制
御部２６に通知する。本例においては、キャッシュメモ
リは６４個のエントリで構成される２ウエイセツトアソ
シアテイブのキャッシュメモリであり、ブロックアドレ
スで指定されるメインメモリ４上のブロックはブロック
の下位５ヒツトによって選択される２個のエントリのい
ずれか一方に登録可能とする。

ここて、タスク識別レジスタ１１の内容はプロセッサ１
て処理されるタスク自身によって値が設定され、タスク
識別レジスタ１１に格納されている値の北位２ピットに
は、タスクの種類に応して定められる登録条件が設定さ
れており、信号線１０３を介してキャッシュメモリに入
力されている。また、キャッシュメモリの登録条件レジ
スタ２７には、メインメモリ４へのアクセスと区別され
る手段によって、プロセッサ１により予め登録条件が第
２図に示すように格納されているものとする。

ミスヒツト時、登録制御部２６は信号線２０１を介して
バス３上にブロックデータの転送要求とブロックデータ
のアドレスを出力する。メインメモリ４は信号線４０１
を介してバス３上のブロックデータの転送要求とブロッ
クデータのアドレスを受は取る。メインメモリ４は、指
定されたブロックデータを読みたし、信号線４０２を介
してバス３上に出力する。

登録条件レジスタ２７に格納しである内容の上位２ビツ
トが信号線１０４を介して比較器２３に入力され、下位
２ビツトが信号線１０５介して比較器２４に入力される
。信号線１０４を介して入力された値が信号線１０３を
介して入力された値よりも小さい（信号線１０６かオン
状態）ので、登録制御部２６は信号線１０８を介して登
録を指示し、ｒｌｏｌｏＪおよび信号線１０８で指定さ
れるエントリのデータ部に信号線１０２を介してバス３
から入力したブロックデータをデータ部に格納し、タグ
部にブロックアドレスの上位７ビツトを格納し、バリッ
ドピット部に値「１」を格納することによってミスヒツ
トしたブロックの登録を行う。

信号線１０６および１０７がいずれもオン状態の場合に
は、登録制御部は予め定められた方法によって、いずれ
か１つのエントリを選択してブロックデータの登録を行
う。

（発明の効果） 以上説明したように、キャッシュメモリのエントリまた
は複数のエントリに対し、キャッシュメモリでミスヒツ
トか発生した時にミスヒツトしたブロックデータをエン
トリに登録するか否かの登録条件を設定し、エントリの
登録条件かプロセッサが出力する登録条件を満足する場
合かまたはキャッシュメモリに空きエントリ（バリッド
部の値が「Ｏ」のエントリ）か存在する場合のみミスヒ
ツトしたブロックデータの登録が可能となり、プロセッ
サで処理するタスクの種類に応じてプロセッサから出力
する登録条件を変更することによって、無駄なブロック
をキャッシュメモリに登録し、キャッシュメモリのヒツ
ト率を低下させないように制御することが可能となる。

第１図、第２図の実施例を比較した場合、第１図の実施
例はエントリ毎に登録条件が設定できるので自由度が高
い、他方第２図の実施例は複数のエントリに対して同一
の登録条件を設定するので自由度は低いが、各エントリ
内の登録条件部が不要となるので、キャッシュメモリ内
のハード量を削減することかてきる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の別の実施例のブロック図、第３図は従来の技術のブロ
ック図である。 １・・・プロセッサ、　　２・・・キャッシュメモリ、
３・・・バス、　　　　　４・・・メインメモリ、１１
・・・タスク識別レジスタ、 ２１、２２・・・−数構出回路、 ２３、２４・・・比較器、 ２５、２５Ａ、　２５Ｂ・・・ブロックメモリ部、２６
、２８Ａ・・・登録制御部。

Claims (2)

【特許請求の範囲】
1. （１）プロセッサ、キャッシュメモリおよびメインメモ
   リで構成される情報処理装置において、上記メインメモ
   リはアドレスによって複数のブロックに分割されており
   、上記キャッシュメモリはミスヒット時にミスヒットし
   たブロックをキャッシュメモリに登録するか否かを判定
   する登録条件判定回路および複数のエントリから成り、
   各エントリは上記メインメモリのブロックを識別するア
   ドレス情報を格納するタグ部、当該エントリへのブロッ
   クの登録条件を格納する登録条件部、当該エントリのタ
   グ部に格納している情報が有効（「１」）であるか無効
   （「０」）であるかを示すバリッド部およびブロックの
   内容を格納するデータ部から成る、キャッシュメモリへ
   のブロック登録制御方式おいて、 上記プロセッサはメインメモリのブロックの内容を要求
   する時ブロックのアドレスとともに登録条件を出力し、 上記キャッシュメモリは、上記プロセッサから要求され
   たブロックのアドレス情報と一致するアドレス情報を格
   納しているタグ部を持つエントリが存在し、かつそのエ
   ントリのバリッド部に「１」が格納されているヒットの
   場合、当該エントリのデータ部に格納されている内容を
   プロセッサへ転送し、それ以外のミスヒットの場合には
   、上記キャッシュメモリは上記メインメモリからプロセ
   ッサが要求しているブロックを読み出し、 ミスヒットしたブロックを登録可能なエントリの登録条
   件部の内容とプロセッサが出力している登録条件とを上
   記登録条件判定回路に入力し、登録条件を満足するエン
   トリが存在するかまたはバリッド部の値が「０」である
   エントリが存在する場合、上記メインメモリから読み出
   したブロックを登録条件を満足するかまたはバリッド部
   の値が「０」である１個のエントリに登録するとともに
   メインメモリから読み出したブロックを上記プロセッサ
   へ転送し、 バリッド部の値が「０」であるエントリまたは登録条件
   を満足するエントリが存在しない場合、キャッシュメモ
   リのエントリへのブロックの登録は行わずにメインメモ
   リから読みたしたブロックをプロセッサへ転送すること
   を特徴とするキャッシュメモリへのブロック登録制御方
   式。
2. （２）請求項１記載のキャッシュメモリへのブロック登
   録制御方式において、キャッシュメモリの複数のエント
   リを分割し、分割したエントリのそれぞれに対応させて
   登録条件格納手段を設け、ミスヒット時、メインメモリ
   から読みだしたブロックを格納するエントリに対応して
   いる上記登録条件格納手段の内容がプロセッサから出力
   される登録条件を満足している場合にのみ当該エントリ
   へのブロックの登録を行うことを特徴とするキャッシュ
   メモリへのブロック登録制御方式。