JPH04284551A - 圧縮データを格納した読み出し専用メモリを備えた装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はオフィスオートメーショ
ン機器等として用いられる圧縮データを格納した読み出
し専用メモリ（ＲＯＭ）　を備えた装置に関する。

【０００２】

【従来の技術】プリンタに代表されるオフィスオートメ
ーション機器は中央処理装置（ＣＰＵ）　によって制御
されている。近年これらの装置は多機能化が進んでいる
。装置が多機能化するということは、処理が複雑化する
ことで、装置を制御するためのＲＯＭ　の容量が増加し
ている。 また、最近の装置は、より小型化、低価格が要求されて
いる。

【０００３】

【発明が解決しようとする課題】前述のような、必要と
するＲＯＭ　の容量の増加を抑えることが、装置の小型
化、低価格化のために解決すべき課題となっている。従
って、本発明の目的は、ＲＯＭ　内に圧縮したデータを
格納することによって、装置内のＲＯＭ　の容量を低減
することにある。

【０００４】

【課題を解決するための手段】本発明においては、図１
に示されるように、ＣＰＵ　１と、該ＣＰＵ　１に含ま
れる命令キャッシュとして動作するランダムアクセスメ
モリ（ＲＡＭ）　２と、あらかじめ圧縮されたデータが
格納されたＲＯＭ　４と、該データの圧縮前と圧縮後の
対応を示す対応テーブル５と、該ＲＯＭ　４から読み出
されたデータを該対応テーブル５を用いて伸長するデー
タ伸長回路３とを具備し、該伸長されたデータを該命令
キャッシュに格納して該ＣＰＵ　１が命令を実行するよ
うにした圧縮データを格納した読み出し専用メモリを備
えた装置が提供される。

【０００５】

【作用】通常のプログラムＲＯＭ　の内容には冗長度と
呼ばれる情報の偏りが存在する。図１のＲＯＭ　４には
、こうした冗長度を排して、データを圧縮した形でプロ
グラムを格納しておく。冗長度を排し、データを圧縮す
る手法はいろいろあるが、例えば代表的なものとして、
図４のように連続する「１」または「０」の個数を記述
する方法がある。

【０００６】この時、ＲＯＭ　４には各実行単位（後述
する）ごとにデータの圧縮を行い、圧縮前の各実行単位
のアドレスと、圧縮後の各実行単位のアドレスの変換テ
ーブル５（対応テーブルに相当）を作成する（図３参照
）。圧縮されたデータの伸長を行うデータ伸長回路３は
、ＣＰＵ　１からの制御で、データ圧縮前のアドレスを
与えられると、アドレス変換テーブル５を参照して、こ
れをデータ圧縮後のアドレスに変換し、圧縮後のアドレ
スからデータを読み出し、データ圧縮と逆のプロセスを
用いてデータを伸長し、命令キャッシュであるＲＡＭ　
２に書き込む。

【０００７】ＣＰＵ　１は、ＲＡＭ　２に書き込まれた
データによって処理を行う。ＲＡＭ　２に格納されたデ
ータ内で他の実行単位に対する分岐が発生した場合、Ｃ
ＰＵ　１は、分岐先の実行単位のアドレスをデータ伸長
回路３にわたし、命令キャッシュであるＲＡＭ　２への
ヒットを要求する。ＲＡＭ　２へのヒットを要求された
データ伸長回路３は、アドレス変換テーブル５を用いて
データ圧縮後のアドレスを発生させ、発生させたアドレ
スからデータ伸長を開始し、ＲＡＭ　２に格納する。こ
のようにして、ＲＯＭ　４内には、あらかじめ圧縮した
データを格納することができＲＯＭ　の容量を節減でき
る。

【０００８】

【実施例】実施例の説明に先立って、関連技術について
説明する。一般にＣＰＵ　は命令キャッシュと呼ばれる
アクセス速度が高速なＲＡＭ　領域を持つ。通常ＲＯＭ
　のアクセス速度は、命令キャッシュ用のＲＡＭ　より
も遅いため、命令キャッシュに蓄えられた命令コードが
あれば、ＣＰＵ　は、この命令キャッシュ領域のみをア
クセスして動作する。 キャッシュ領域の大きさが十分であれば、分岐命令があ
る程度発生しても、ＲＯＭ　のデータを新たにキャッシ
ュ用のＲＡＭ　にヒットする必要はない。

【０００９】プリンタ等の装置では、定常状態ではほと
んど同じ部分のプログラムが走行する。すなわち、用紙
ジャム、カバーオープン等の例外処理が、ＲＯＭ　の中
のかなりの部分を占めている。このため命令キャッシュ
領域を大きく取った場合、通常の処理下では、ＲＯＭ　
の内容を命令キャッシュにヒットする回数は少なくてす
む。一般にプログラムの走行は図２の左側に示すように
、ある一定の実行単位ごとに区切られる。そして条件判
定文等で大きな分岐が生じた場合、他の実行単位へ移行
する。

【００１０】本発明の一実施例としてのプリンタ装置の
ブロック図が図５に示される。このプリンタ装置は、Ｃ
ＰＵ　１、ＣＰＵ　１に含まれる命令キャッシュとして
のＲＡＭ２、データ伸長回路３、ＲＯＭ　４、アドレス
変換テーブル５、作業用ＲＡＭ　領域６、ホストインタ
フェース７、機構制御部８、およびリセット回路１０を
具備する。

【００１１】装置の電源が投入されると、プリンタ制御
部内（破線内）では、リセット回路１０からのリセット
信号を受けたＣＰＵ　１が、ＲＯＭ　４からＩＰＬ　９
と呼ばれるブートプログラムを命令キャッシュＲＡＭ　
２にヒットするように、データ伸長回路３に指令を出す
。ＲＯＭ　４に格納されているデータは、あらかじめデ
ータ伸長回路３が扱えるアルゴリズムでデータ圧縮され
ている。この時、データの圧縮は各実行単位ごとに実行
され、圧縮後の実行単位には、実行単位の境界を示す終
端パラメータが付加される。

【００１２】また各実行単位の圧縮前のアドレスと圧縮
後のアドレスの対応を示すアドレス変換テーブル５が作
成される（図３参照）。通常このアドレス変換テーブル
はＲＯＭ　の形にして、ＲＯＭ　４におけるＩＰＬ　９
のあとプログラム領域の先頭に格納される（図１０参照
）。ＣＰＵ　１からＩＰＬ　９を命令キャッシュＲＡＭ
　２にヒットする要求を受けたデータ伸長回路３は、Ｉ
ＰＬ　が格納されているアドレスからＲＯＭ　４のデー
タを読み込み、アルゴリズムに従ってデータを伸長し、
命令キャッシュに格納する。

【００１３】ＣＰＵ　１はデータの伸長格納要求を出す
際に、指定するアドレスを作業用ＲＡＭ　内にキャッシ
ュ開始アドレスとして格納する。データ伸長回路３は指
定されたアドレスからデータの伸長を開始し、実行単位
の境界を示す終端パラメータまでデコードしたら、デー
タ伸長格納処理を終了する。格納処理が終了した場合、
データ伸長回路３は、ＣＰＵ　１に対して命令キャッシ
ュＲＡＭ　２に格納したデータ量を通知する。通知を受
けたＣＰＵ　１は、作業用ＲＡＭ　領域６内に格納して
あるキャッシュ開始アドレスと格納データ量とを加算し
、キャッシュ終了アドレスを算出し、作業用ＲＡＭ　領
域６に格納する図６にはこの態様が示される。なお図６
における斜線部分は各実行単位に相当するキャッシュデ
ータを示す。

【００１４】その後は、図７の処理過程に従って処理が
実行される。すなわち、命令キャッシュから命令をデコ
ードし、分岐命令の場合にはそのアドレスがキャッシュ
開始アドレスとキャッシュ終了アドレスの間にあるか判
定し、プログラムカンウタをインクリメントする場合は
そのアドレスがキャッシュ終了アドレスよりも後か否か
を判定し、キャッシュ開始アドレスと終了アドレスの間
に含まれない時は、分岐アドレスまたはプログラムカウ
ンタ値に従って、他の実行単位をキャッシュにヒットす
る。

【００１５】プリンタ装置の場合、装置の異常等の例外
処理がなければ、処理のプログラムは同じ部分が走る。 例外処理等でＣＰＵ　１に対して、割り込みがかかった
時のみ分岐命令で他の処理単位を伸長格納する構造とな
るため、命令キャッシュの大きさを十分にとれば、通常
の印字等では、命令キャッシュ内だけをアクセスするた
め、伸長格納処理によって装置の実行速度が低下するこ
とはない。

【００１６】本実施例では、命令キャッシュにデータを
伸長格納するために、専用の回路を設けているが、この
部分をＣＰＵ　１が直接実行してもよい。一般にデータ
を圧縮する手法は数種類あり、圧縮の効率は圧縮データ
に依存するため、各実行単位ごとに最適の圧縮方法を用
いて圧縮を実行し、アドレス変換テーブルに、どの圧縮
方法を使用したかの情報を持たせ、その情報に基づいて
データの伸長処理を行うようにすれば、ＲＯＭ　内のデ
ータの圧縮効率はさらに向上する。

【００１７】データ伸長回路３の詳細について説明する
。この回路のブロック図は図８および図９に分割して示
される。この２つの図は図におけるａ，ｂ，ｃ，ｄ，ｅ
，ｆ点においてそれぞれ接続されて１つの図を構成する
。

【００１８】図８および図９において、ＣＰＵ　からデ
ータバス２２を通じてセットされた各実行単位の先頭ア
ドレス（圧縮前のアドレス）は、アドレスラッチ２１に
格納される。この時のライト信号２４と、アドレスラッ
チ２１に対応するポートアドレスを示すアドレスデコー
ダ２５、すなわちアドレスバスをデコードし、アドレス
ラッチ２１に対応するアドレス信号がＣＰＵ　によって
出力された場合、デコード信号を書き込み信号検出回路
２６に対して出力するアドレスデコーダ２５の出力を検
知した書き込み信号検出回路２６がデータ伸長回路全体
の起動トリガとなる。

【００１９】リセット動作が実行された場合は、リセッ
ト回路１０からの信号に応じて、アドレスラッチ２１は
０番地に初期化され、書き込み信号検出回路２６にはデ
ータ伸長回路の起動トリガ開始要求が出力される。アド
レスラッチ２１にデータが書き込まれるか、リセット回
路１０からの要求が発生するかによってデータ伸長回路
の起動要求が発生した場合、書き込み信号検出回路２６
はまずＣＰＵ　ウエイト回路２７を動作させ、ＣＰＵ　
に対して命令コードのデコードの停止を要求する。

【００２０】次にカウンタ３０をアドレス変換テーブル
が格納されている場所の先頭アドレスに初期化する。次
にリードパルス発生回路３４を動作させ、カウンタにセ
ットしたアドレスからデータを２ワード連続して読み出
し、アドレス変換レジスタ３１に格納する。図１０はア
ドレス変換テーブルの構造を示したものであり、ここに
は、各ブロックの圧縮前のアドレスと圧縮後のアドレス
が交互に格納されている。

【００２１】リードパルス発生回路３４によって、アド
レス変換レジスタ３１に読み込まれたデータは、アドレ
ス変換テーブルの構造により、各ブロックの圧縮前のア
ドレス３２と圧縮後のアドレス３３が対になるように格
納される。

【００２２】格納が終了すると比較回路２９が動作し、
アドレスラッチ２１に格納されているアドレスと、アド
レス変換レジスタ３１に読み込まれたデータのうち圧縮
前のアドレス３２とを比較する。これら２つの値が一致
しない場合、比較回路２９はカウンタ３０の値を進めて
、再度読み込み処理を実行させる。以下２つの値が一致
するまでこの処理を繰り返す。

【００２３】２つの値が一致したことを検出した場合、
比較回路２９は圧縮後のアドレス３３をカウンタ２に転
送し、リードパルス発生回路（２）　１６を動作させ命
令コードの読み出し制御を開始する。読み出し終了後、
比較回路２９はデータ伸長制御部３９を起動する。起動
されたデータ伸長制御部３９は書き込み用アドレスカウ
ンタ４０をＣＰＵ　用キャッシュメモリの先頭番地を示
すように初期化する。

【００２４】比較回路２９によって読み出されたデータ
は読み出しデータ３７に格納される。これはシフトレジ
スタになっていて、データ伸長制御部３９からの制御で
１ビットずつデータをシフトさせながらデータ伸長制御
部３９に転送する。データ伸長制御部３９はカウンタ部
を持ち、読み出しデータのシフトが終了した場合、カウ
ンタ（２）　３５を進め、リードパルス発生回路（２）
　３６を動作させ、次のデータを読み出しデータ３７と
して読み込む。

【００２５】データ伸長制御部３９は、シフト動作によ
って１ビットずつ受け取ったデータに対して、あらかじ
め設定されているアルゴリズムに基づき伸長動作を実行
し、書き込み用レジスタ３８に書き込む。書き込み用レ
ジスタ３８もシフトレジスタであって、データ伸長制御
部３９から１ビットずつ送られてくるデータをシフト動
作を実行しながら格納していく。

【００２６】データ伸長制御部３９は書き込み用レジス
タ３８に転送したビット数もカウントしており、書き込
み用レジスタ３８が一杯になった場合、書き込み信号発
生回路４２を動作させ、書き込み用レジスタ３８の内容
をＣＰＵ　用キャッシュメモリ２に書き込む。このあと
書き込み用アドレスカウンタ４０を進める。

【００２７】以下データ伸長制御部３９はこの処理を終
端パラメータをデコードするまで実行する。終端パラメ
ータをデコードした場合、データ伸長制御部３９はＣＰ
Ｕ　ウェイト回路２７を動作させ、ＣＰＵ　に命令コー
ドの読み込みを許可する。

【００２８】この実施例では、ＲＯＭ　４側のデータバ
スも、ＣＰＵ　のデータバス２２も１６ビット幅を想定
しているが、本発明の効果として、ＣＰＵ　のデータバ
ス２２は１６ビット幅のままでＲＯＭ　４側のデータバ
スを８ビットにすることも可能である。すなわち、デー
タ伸長制御部３９で１ビットずつシフトするからである
。図８および図９における破線内の回路が図１および図
５におけるデータ伸長回路３に相当する。

【００２９】本実施例におけるデータの圧縮効率につい
て説明する。データの圧縮率は、もとのパターンに依存
するが、発生頻度の高いパターンをあらかじめ３１種類
（長さ１２ビットのもの１５種類、１６ビットのもの１
６種類）登録しておき、これを呼び出す方法を用いた場
合、元のソースコードが約７４％の容量に圧縮された。 圧縮効率はアルゴリズムの改善によってさらに向上する
ものと予想される。

【００３０】

【発明の効果】本発明によれば、ＲＯＭ　内に圧縮した
データを格納することによって、装置内のＲＯＭ　の容
量を低減することができ、製造原価および実装面積の上
で利点がある。またデータを読み込むためのＲＯＭ　の
アクセス回数が圧縮していない場合より少なくてすむ。 さらに伸長回路の動作速度が十分高速であれば、通常の
キャッシュヒットよりもデータの読み込みが高速に実行
できる。

【図面の簡単な説明】

【図１】本発明を説明するブロック図である。

【図２】プログラムにおける実行単位を説明する図であ
る。

【図３】アドレス変換テーブルを説明する図である。

【図４】データの圧縮を説明する図である。

【図５】本発明の一実施例としてのプリンタ装置のブロ
ック図である。

【図６】図５の装置におけるＣＰＵ　を介しての作業用
ＲＡＭ　と命令キャッシュとの関係を説明する図である
。

【図７】図５の装置のプログラム処理の過程を示す流れ
図である。

【図８】図５の装置のデータ伸長回路の詳細を示す部分
ブロック図である。

【図９】図５の装置のデータ伸長回路の詳細を示す部分
ブロック図である。

【図１０】図５の装置のアドレス変換テーブルの構造を
示す図である。

【符号の説明】

１…ＣＰＵ ２…命令キャッシュＲＡＭ ３…データ伸長回路 ４…ＲＯＭ ５…アドレス変換テーブル ６…作業用ＲＡＭ ７…ホストインタフェース ８…機構制御部 １０…リセット回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　中央処理装置（１）　と、該中央処理
   装置（１）　に含まれる命令キャッシュとして動作する
   ランダムアクセスメモリ（２）　と、あらかじめ圧縮さ
   れたデータが格納された読み出し専用メモリ（４）　と
   、該データの圧縮前と圧縮後の対応を示す対応テーブル
   （５）　と、該読み出し専用メモリ（４）　から読み出
   されたデータを該対応テーブル（５）　を用いて伸長す
   るデータ伸長回路（３）　とを具備し、該伸長されたデ
   ータを該命令キャッシュに格納して該中央処理装置（１
   ）　が命令を実行するようにした圧縮データを格納した
   読み出し専用メモリを備えた装置。