KR970076250A - 명령어 압축 해제 방법과 장치 및 명령어 압축 해제기 - Google Patents

명령어 압축 해제 방법과 장치 및 명령어 압축 해제기 Download PDF

Info

Publication number
KR970076250A
KR970076250A KR1019970019738A KR19970019738A KR970076250A KR 970076250 A KR970076250 A KR 970076250A KR 1019970019738 A KR1019970019738 A KR 1019970019738A KR 19970019738 A KR19970019738 A KR 19970019738A KR 970076250 A KR970076250 A KR 970076250A
Authority
KR
South Korea
Prior art keywords
immediate field
register
compressed
bit
instruction
Prior art date
Application number
KR1019970019738A
Other languages
English (en)
Inventor
프랭크 워렐
하트빅 에크너
Original Assignee
데이비드 지. 퍼셀
엘에스아이 로직 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 데이비드 지. 퍼셀, 엘에스아이 로직 코포레이션 filed Critical 데이비드 지. 퍼셀
Publication of KR970076250A publication Critical patent/KR970076250A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/3017—Runtime instruction translation, e.g. macros
    • G06F9/30178—Runtime instruction translation, e.g. macros of compressed or encrypted instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/30149—Instruction analysis, e.g. decoding, instruction word fields of variable length instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/30156—Special purpose encoding of instructions, e.g. Gray coding
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G06F9/3016—Decoding the operand specifier, e.g. specifier format
    • G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30185—Instruction operation extension or modification according to one or more bits in the instruction, e.g. prefix, sub-opcode

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

비압축형 명령어 집합의 일부를 구성하는 압축형 명령어 집합을 페치하도록 마이크로프로세서가 구성되었다. 상기 압축형 명령어 집합은 16비트 및 32비트 명령어를 포함하는 가변길이 명령어 집합이다, 32비트 명령어는 확장 연산코드를 사용하여 코딩하는데, 이는 페치되는 명령어가 확장형 (예컨대, 32비트) 명령어라는 것을 나타낸다. 상기 압축형 명령어 집합은 압축형 레지스터 필드로부터 압축해제형 레지스터 필드로의 레지스터 매핑의 다중 결합을 더 포함한다. 어떤 선택 명령어는 두개의 연산코드 인코딩이 할당되는데, 이들 각각은 대응하는 레지스터 필드의 두개의 매핑을 위한 것이다. 압축형 레지스터 필드는 압축해제형 레지스터 필드의 일부분으로 복사되고, 압축해제형 레지스터 필드의 나머지 부분은 약간의 논리 게이트를 사용하여 만든다. 압축형 명령어 집합 내의 서브루틴 호출 명령어는 목표 루틴이 압축형 명령어로 코딩되었는지 여부를 나타내는 압축 모드를 포함한다. 압축 모드는 프로그램 카운터 레지스터에 저장된다. 베이스 레지스터로서 전역 포인터 레지스터를 갖는 로딩/저장 명령어에 사용하는 즉시필드의 압축해제는 압축형/비압축형 혼합 명령어의 실행을 위해 최적화된다. 즉시필드는 압축해제형 즉시필드로 압축해제되고, 이를 위해 최상위 비트가 세트된다.

Description

명령어 압축 해제 방법과 장치 및 명령어 압축 해제기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 마이크로프로세서의 제1실시예를 도시하는 블럭도.
제2도는 마이크로프로세서의 제2실시예를 도시하는 블록도.
제3A도는 제1도 및 제2도에 도시된 마이크로프로세서의 실시예에 의해 지원되는 제1명령어 포맷을 도시하는 도면.
제3B도는 제1도 및 제2도에 도시된 마이크로프로세서의 실시예에 의해 지원되는 제2명령어 포맷을 도시하는 도면.

Claims (20)

  1. 압축형 로딩/저장 명령어에 의해 특정된 베이스 레지스터를 검출하는 단계; 및 압축형 즉시필드를 압축해제형 즉시필드를 형성하는 단계로서, 상기 베이스 레지스터가 제1레지스터인 경우에 상기 압축형 즉시필드의 최상위 비트를 세팅하고 상기 베이스 레지스터가 상기 제1레지스터와는 상이한 제2레지스터인 경우에는 상기 최상위 비트를 클리어하는 압축해제 단계를 포함하는 것을 특징으로 하는 압축형 로딩/저장 명령어의 즉시필드(compressed immediate field)를 압축해제하기 위한 방법.
  2. 제1항에 있어서, 상기 제1레지스터는 어드레스를 저장하는 전역 포인터 레지스터(global pointer register)를 포함하고, 상기 어드레스는 전역 변수가 저장되는 메모리 영역을 식별하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 메모리 영역은 제1어드레스 사이의 어드레스를 갖는 복수의 메모리 위치를 포함하고, 상기 제1어드레스는 상기 어드레스 및 상기 압축해제형 즉시필드 내에서 표현가능한 최소치의 합으로 이루어지며, 상기 제2어드레스는 상기 어드레스 및 상기 압축해제형 즉시필드 내에서 표현 가능한 최대치의 합으로 이루어지는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 영역의 부분영역(subarea)이 압축형 명령어로 액세스 가능하고, 상기 부분영역은 상기 복수의 메모리 위치내의 복수의 제2메모리 위치로서 정의되고, 상기 복수의 제2메모리 위치는 제3어드레스와 제4어드레스 사이의 어드레스를 갖고, 상기 제3 어드레스 및 상기 압축형 즉시 필드 내에서 표현가능한 제2최소치의 합으로 이루어지며, 상기 제2어드레스는 상기 어드레스 및 상기 압축형 즉시필드 내에서 표현가능한 제2최대치의 합으로 이루어지는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 압축해제 단계는 상기 압축형 즉시필드내의 각 비트를 상기 압축해제형 즉시필드내의 특정 비트 위치로 할당하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 압축형 로딩/저장 명령어의 실행으로 액세스된 메모리 오퍼랜드(operand)의 사이즈가 바이트(byte)인 경우에는 상기 압축형 즉시필드의 특정 비트가 상기 압축해제형 즉시필드의 제1비트 위치로 할당되고, 상기 메모리 오퍼랜드의 사이즈가 반워드(halfword)인 경우에는 상기 특정 비트가 상기 압축해제형 즉시필드의 제2비트 위치로 할당되는 것을 특징으로 하는 방법.
  7. 제5항에 있어서, 상기 압축형 로딩/저장 명령어의 실행으로 액세스된 메모리 오퍼랜드의 사이즈가 바이트인 경우에는 상기 압축형 즉시필드의 특정 비트가 상기 압축해제형 즉시필드의 제1비트 위치로 할당되고, 상기 메모리 오퍼랜드의 사이즈가 워드(word)인 경우에는 상기 특정 비트가 상기 압축해제형 즉시필드의 제2비트 위치로 할당되는 것을 특징으로 하는 방법.
  8. 제5항에 있어서, 상기 압축형 로딩/저장 명령어의 실행으로 액세스된 메모리 오퍼랜드의 사이즈가 반워드인 경우에는 상기 압축형 즉시필드의 특정 비트가 상기 압축해제형 즉시필드의 제1비트 위치로 할당되고, 상기 메모리 오퍼랜드의 사이즈가 워드인 경우에는 상기 특정 비트가 상기 압축해제형 즉시필드의 제2비트 위치로 할당되는 것을 특징으로 하는 방법.
  9. 제5항에 있어서, 상기 압축해제 단계는 상기 압축해제형 즉시필드 내에서 상기 각 비트의 할당 단계 이후에도 비할당 상태로 남아있는 비트 위치에 이진 제로(binary zero)를 할당하는 단계를 더 포함하고, 각 비트 위치에 이진 제로를 할당하는 단계는 상기 압축해제형 즉시필드의 상기 최상위 비트는 제외하는 것을 특징으로 하는 방법.
  10. 압축형 로딩/저장 명령어에 의해 특정된 베이스 레지스터를 검출하기 위한 검출 수단; 및 압축형 즉시필드를 압축해제하여 압축해제형 즉시필드를 형성하기 위한 수단으로서, 상기 베이스 레지스터가 제1레지스터인 경우에 상기 압축형 즉시필드의 최상위 비트를 세팅하고 상기 베이스 레지스터가 상기 제1레지스터와는 상이한 제2레지스터인 경우에는 상기 최상위 비트를 클리어하는 압축해제 수단을 포함하는 것을 특징으로 하는 압축형 로딩/저장 명령어의 압축형 즉시필드를 압축해제하기 위한 장치.
  11. 제10항에 있어서, 상기 압축해제 수단이 상기 압축형 즉시필드내의 각 비트를 상기 압축해제형 즉시필드내의 특정 비트 위치로 할당되도록 구성된 것을 특징으로 하는 장치.
  12. 제11항에 있어서, 상기 압축해제 수단은 상기 압축해제형 즉시필드 내에서 상기 압축형 즉시필드의 각 비트를 할당한 이후에도 비할당 상태로 남아있는 비트위치에 이진 제로를 할당하되, 여기서 상기 압축해제형 즉시필드의 상기 최상위 비트는 제외하는 것을 특징으로 하는 장치.
  13. 압축형 명령어의 압축형 즉시필드를 수신하도록 결합되고 압축해제형 명령어에 포함시킬 압축해제형 즉시필드를 발생하도록 구성된 즉시필드 압축해제기로서, 상기 압축형 명령어에 의해 특정된 베이스 레지스터가 제1레지스터인 경우에는 상기 압축해제형 즉시필드의 값이 상기 압축해제형 즉시필드에 의해 표현가능한 값의 범위를 경계를 형성하는 제1부분범위내에 존재하고, 상기 베이스 레지스터가 상기 제1레지스터와는 상이한 제2레지스터인 경우에는 상기 압축해제형 즉시필드의 값이 상기 범위에서 상기 경계를 제외한 부분의 일부분을 형성하는 제2부분범위내에서 존재하는 즉시필드 압축해제기(immediate field decompressor); 및 상기 베이스 레지스터를 식별하기 위한 베이스 레지스터 식별자를 수신하도록 결합된 레지스터 디코더로서, 상기 베이스 레지스터가 상기 제1레지스터인 경우에는 상기 즉시필드 압축해제기에 신호를 발하고(assert) 상기 베이스 레지스터가 상기 제2레지스터인 경우에는 상기 신호를 최소(deassert)함으로써 상기 즉시 필드 압축해제기가 상기 제1레지스터와 제2레지스터 중에서 어느 쪽이 상기 압축형 명령어의 상기 베이스 레지스터인지를 판단할 수 있도록 해주는 레지스터 디코더를 포함하는 것을 특징으로 하는 명령어 압축해제기.
  14. 제13항에 있어서, 상기 제1부분범위가 상기 압축해제형 즉시필드 내에서 표현가능한 최소치를 포함하는 것을 특징으로 하는 명령어 압축해제기.
  15. 제13항에 있어서, 상기 제1레지스터는 어드레스를 저장하는 전역 포인터 레지스터를 포함하고, 상기 어드레스는 전역 변수가 저장되는 메모리 영역을 식별하는 것을 특징으로 하는 명령어 압축해제기.
  16. 제13항에 있어서, 상기 즉시필드 압축해제기는 상기 베이스 레지스터가 상기 제1레지스터인 경우에는 상기 압축해제형 즉시필드의 최상위 비트를 세팅하고 상기 베이스 레지스터가 상기 제2레지스터인 경우에는 상기 최상위 비트를 클리어하도록 구성된 것을 특징으로 하는 명령어 압축해제기.
  17. 제16항에 있어서, 상기 즉시필드 압축해제기는 상기 압축형 즉시필드의 각 비트를 상기 압축해제형 즉시필드내의 대응하는 비트 위치로 할당하는 것을 특징으로 하는 명령어 압축해제기.
  18. 제17항에 있어서, 상기 즉시필드 압축해제기는 상기 압축해제형 명령어의 실행에서 수행된 메모리 액세스의 사이즈가 제1바이트 수(a first number of bytes)인 경우에는 상기 압축형 즉시필드의 특정 비트를 상기 압축해제형 즉시필드의 제1비트 위치로 할당하고 상기 사이즈가 제2바이트 수인 경우에는 상기 특정 비트를 상기 압축해제형 즉시필드의 제2비트 위치로 할당하는 것을 특징으로 하는 명령어 압축해제기.
  19. 제18항에 있어서, 상기 압축해제형 즉시필드에서 상기 압축형 즉시필드의 상기 비트 할당 이후에도 비할당 상태로 남아있는 각 비트 위치를 클리어하되, 상기 최상위 비트는 제외하는 것을 특징으로 하는 명령어 압축해제기.
  20. 제13항에 있어서, 상기 압축형 명령어가 로딩/저장 명령어를 포함하는 것을 특징으로 하는 명령어 압축 해제기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970019738A 1996-05-23 1997-05-21 명령어 압축 해제 방법과 장치 및 명령어 압축 해제기 KR970076250A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/652,233 US5867681A (en) 1996-05-23 1996-05-23 Microprocessor having register dependent immediate decompression
US652,233 1996-05-23

Publications (1)

Publication Number Publication Date
KR970076250A true KR970076250A (ko) 1997-12-12

Family

ID=24616055

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970019738A KR970076250A (ko) 1996-05-23 1997-05-21 명령어 압축 해제 방법과 장치 및 명령어 압축 해제기

Country Status (3)

Country Link
US (1) US5867681A (ko)
JP (1) JPH1097421A (ko)
KR (1) KR970076250A (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19629130A1 (de) * 1996-07-19 1998-05-14 Philips Patentverwaltung Signalprozessor
JP3781519B2 (ja) * 1997-08-20 2006-05-31 富士通株式会社 プロセッサの命令制御機構
US6212632B1 (en) 1998-07-31 2001-04-03 Flashpoint Technology, Inc. Method and system for efficiently reducing the RAM footprint of software executing on an embedded computer system
US7376814B1 (en) * 1999-09-07 2008-05-20 Nxp B.V. Method for forming variable length instructions in a processing system
US7761857B1 (en) 1999-10-13 2010-07-20 Robert Bedichek Method for switching between interpretation and dynamic translation in a processor system based upon code sequence execution counts
US7051189B2 (en) * 2000-03-15 2006-05-23 Arc International Method and apparatus for processor code optimization using code compression
US6594821B1 (en) 2000-03-30 2003-07-15 Transmeta Corporation Translation consistency checking for modified target instructions by comparing to original copy
US7149878B1 (en) 2000-10-30 2006-12-12 Mips Technologies, Inc. Changing instruction set architecture mode by comparison of current instruction execution address with boundary address register values
US7107439B2 (en) 2001-08-10 2006-09-12 Mips Technologies, Inc. System and method of controlling software decompression through exceptions
US7493470B1 (en) 2001-12-07 2009-02-17 Arc International, Plc Processor apparatus and methods optimized for control applications
US7278137B1 (en) 2001-12-26 2007-10-02 Arc International Methods and apparatus for compiling instructions for a data processor
US20030188135A1 (en) * 2002-03-28 2003-10-02 Intel Corporation Addressing modes and/or instructions and/or operating modes for on-the-fly, precision adjustment of packed data
US7941651B1 (en) * 2002-06-27 2011-05-10 Intel Corporation Method and apparatus for combining micro-operations to process immediate data
ITMI20022003A1 (it) * 2002-09-20 2004-03-21 Atmel Corp Apparecchio e metodo per la decompressione dinamica di programmi.
GB2399901B (en) * 2003-03-27 2005-12-28 Micron Technology Inc System and method for encoding processing element commands in an active memory device
US7310723B1 (en) 2003-04-02 2007-12-18 Transmeta Corporation Methods and systems employing a flag for deferring exception handling to a commit or rollback point
US7698539B1 (en) * 2003-07-16 2010-04-13 Banning John P System and method of instruction modification
US7707389B2 (en) * 2003-10-31 2010-04-27 Mips Technologies, Inc. Multi-ISA instruction fetch unit for a processor, and applications thereof
US7734898B2 (en) * 2004-09-17 2010-06-08 Freescale Semiconductor, Inc. System and method for specifying an immediate value in an instruction
US7457940B2 (en) 2004-11-16 2008-11-25 International Business Machines Corporation System and method for managing data
US8413162B1 (en) 2005-06-28 2013-04-02 Guillermo J. Rozas Multi-threading based on rollback
US8335810B2 (en) * 2006-01-31 2012-12-18 Qualcomm Incorporated Register-based shifts for a unidirectional rotator
US7861073B2 (en) * 2007-01-03 2010-12-28 Apple Inc. On-chip decompression engine
US20100312991A1 (en) * 2008-05-08 2010-12-09 Mips Technologies, Inc. Microprocessor with Compact Instruction Set Architecture
US20090282220A1 (en) * 2008-05-08 2009-11-12 Mips Technologies, Inc. Microprocessor with Compact Instruction Set Architecture
US20100115239A1 (en) * 2008-10-29 2010-05-06 Adapteva Incorporated Variable instruction width digital signal processor
US9710277B2 (en) * 2010-09-24 2017-07-18 Intel Corporation Processor power management based on class and content of instructions
US10055227B2 (en) * 2012-02-07 2018-08-21 Qualcomm Incorporated Using the least significant bits of a called function's address to switch processor modes

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0109567A2 (en) * 1982-10-22 1984-05-30 International Business Machines Corporation Accelerated instruction mapping external to source and target instruction streams for near realtime injection into the latter
US4736289A (en) * 1985-03-23 1988-04-05 Stc Plc Microprogram controlled data processing apparatus
JPH04284551A (ja) * 1991-03-14 1992-10-09 Fujitsu Ltd 圧縮データを格納した読み出し専用メモリを備えた装置
KR950001485A (ko) * 1993-06-08 1995-01-03 가나이 쯔도무 연산처리방법 및 마이크로 컴퓨터
US5440701A (en) * 1991-08-21 1995-08-08 Matsushita Electric Industrial Co., Ltd. For shortening an instruction code length

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5317240A (en) * 1976-07-31 1978-02-17 Toshiba Corp Controller
US4236204A (en) * 1978-03-13 1980-11-25 Motorola, Inc. Instruction set modifier register
JPS583040A (ja) * 1981-06-30 1983-01-08 Nec Corp 情報処理装置
JPS6133546A (ja) * 1984-07-25 1986-02-17 Nec Corp 情報処理装置
KR900003591B1 (ko) * 1985-04-08 1990-05-26 가부시기 가이샤 히다찌 세이사꾸쇼 데이터 처리장치
US4829424A (en) * 1985-06-28 1989-05-09 Hewlett-Packard Company Maximal length immediates with fixed sign position
JP2554050B2 (ja) * 1986-02-26 1996-11-13 株式会社日立製作所 デ−タ処理方法
JP2845433B2 (ja) * 1987-09-07 1999-01-13 日本電気株式会社 集積回路装置
US5115500A (en) * 1988-01-11 1992-05-19 International Business Machines Corporation Plural incompatible instruction format decode method and apparatus
EP0704802B1 (en) * 1988-01-27 2000-10-25 Oki Electric Industry Company, Limited Microcomputer and a method of testing the same
US5050068A (en) * 1988-10-03 1991-09-17 Duke University Method and apparatus for using extracted program flow information to prepare for execution multiple instruction streams
US5109495A (en) * 1989-02-03 1992-04-28 Digital Equipment Corp. Method and apparatus using a source operand list and a source operand pointer queue between the execution unit and the instruction decoding and operand processing units of a pipelined data processor
JPH0640316B2 (ja) * 1989-04-20 1994-05-25 工業技術院長 演算レジスタ上でのデータ待ち合せ実現方法
CA2016068C (en) * 1989-05-24 2000-04-04 Robert W. Horst Multiple instruction issue computer architecture
EP0407911B1 (en) * 1989-07-07 1998-12-09 Hitachi, Ltd. Parallel processing apparatus and parallel processing method
US4991808A (en) * 1989-09-12 1991-02-12 Paul Lachance Movable utility bracket for ladders
WO1991004536A1 (en) * 1989-09-20 1991-04-04 Dolphin Server Technology A/S Instruction cache architecture for parallel issuing of multiple instructions
JP2835103B2 (ja) * 1989-11-01 1998-12-14 富士通株式会社 命令指定方法及び命令実行方式
US5238874A (en) * 1989-11-09 1993-08-24 Nec Corporation Fabrication method for laminated films comprising Al-Si-Co alloy film and refractory metal silioide copper film
US5214763A (en) * 1990-05-10 1993-05-25 International Business Machines Corporation Digital computer system capable of processing two or more instructions in parallel and having a coche and instruction compounding mechanism
US5295249A (en) * 1990-05-04 1994-03-15 International Business Machines Corporation Compounding preprocessor for cache for identifying multiple instructions which may be executed in parallel
JP2847974B2 (ja) * 1991-01-21 1999-01-20 三菱電機株式会社 データ処理装置
JPH0689269A (ja) * 1991-02-13 1994-03-29 Hewlett Packard Co <Hp> プロセッサの制御装置、プロセッサの休止装置およびそれらの方法
US5287467A (en) * 1991-04-18 1994-02-15 International Business Machines Corporation Pipeline for removing and concurrently executing two or more branch instructions in synchronization with other instructions executing in the execution unit
JP2682264B2 (ja) * 1991-05-21 1997-11-26 日本電気株式会社 プログラムカウンタ装置
JPH04362759A (ja) * 1991-06-10 1992-12-15 Sharp Corp 中央処理装置
FR2678401A1 (fr) * 1991-06-28 1992-12-31 Philips Electronique Lab Dispositif de traitement de l'information plus particulierement adapte a un langage chaine, du type forth notamment.
US5493687A (en) * 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US5577259A (en) * 1991-09-19 1996-11-19 Unisys Corporation Instruction processor control system using separate hardware and microcode control signals to control the pipelined execution of multiple classes of machine instructions
GB2263985B (en) * 1992-02-06 1995-06-14 Intel Corp Two stage window multiplexors for deriving variable length instructions from a stream of instructions
US5438668A (en) * 1992-03-31 1995-08-01 Seiko Epson Corporation System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer
US5371864A (en) * 1992-04-09 1994-12-06 International Business Machines Corporation Apparatus for concurrent multiple instruction decode in variable length instruction set computer
US5396634A (en) * 1992-09-30 1995-03-07 Intel Corporation Method and apparatus for increasing the decoding speed of a microprocessor
WO1994027216A1 (en) * 1993-05-14 1994-11-24 Massachusetts Institute Of Technology Multiprocessor coupling system with integrated compile and run time scheduling for parallelism
US5574887A (en) * 1993-09-20 1996-11-12 Apple Computer, Inc. Apparatus and method for emulation routine pointer prefetch
US5574928A (en) * 1993-10-29 1996-11-12 Advanced Micro Devices, Inc. Mixed integer/floating point processor core for a superscalar microprocessor with a plurality of operand buses for transferring operand segments
US5542059A (en) * 1994-01-11 1996-07-30 Exponential Technology, Inc. Dual instruction set processor having a pipeline with a pipestage functional unit that is relocatable in time and sequence order
US5481684A (en) * 1994-01-11 1996-01-02 Exponential Technology, Inc. Emulating operating system calls in an alternate instruction set using a modified code segment descriptor
US5577200A (en) * 1994-02-28 1996-11-19 Intel Corporation Method and apparatus for loading and storing misaligned data on an out-of-order execution computer system
US5574927A (en) * 1994-03-25 1996-11-12 International Meta Systems, Inc. RISC architecture computer configured for emulation of the instruction set of a target computer
GB2289354B (en) * 1994-05-03 1997-08-27 Advanced Risc Mach Ltd Multiple instruction set mapping
GB2289353B (en) * 1994-05-03 1997-08-27 Advanced Risc Mach Ltd Data processing with multiple instruction sets
GB2290395B (en) * 1994-06-10 1997-05-28 Advanced Risc Mach Ltd Interoperability with multiple instruction sets
US5481693A (en) * 1994-07-20 1996-01-02 Exponential Technology, Inc. Shared register architecture for a dual-instruction-set CPU

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0109567A2 (en) * 1982-10-22 1984-05-30 International Business Machines Corporation Accelerated instruction mapping external to source and target instruction streams for near realtime injection into the latter
US4736289A (en) * 1985-03-23 1988-04-05 Stc Plc Microprogram controlled data processing apparatus
JPH04284551A (ja) * 1991-03-14 1992-10-09 Fujitsu Ltd 圧縮データを格納した読み出し専用メモリを備えた装置
US5440701A (en) * 1991-08-21 1995-08-08 Matsushita Electric Industrial Co., Ltd. For shortening an instruction code length
KR950001485A (ko) * 1993-06-08 1995-01-03 가나이 쯔도무 연산처리방법 및 마이크로 컴퓨터

Also Published As

Publication number Publication date
US5867681A (en) 1999-02-02
JPH1097421A (ja) 1998-04-14

Similar Documents

Publication Publication Date Title
KR970076250A (ko) 명령어 압축 해제 방법과 장치 및 명령어 압축 해제기
US10776114B2 (en) Variable register and immediate field encoding in an instruction set architecture
US5905893A (en) Microprocessor adapted for executing both a non-compressed fixed length instruction set and a compressed variable length instruction set
US5896519A (en) Apparatus for detecting instructions from a variable-length compressed instruction set having extended and non-extended instructions
US6412066B2 (en) Microprocessor employing branch instruction to set compression mode
US5794010A (en) Method and apparatus for allowing execution of both compressed instructions and decompressed instructions in a microprocessor
JPH0844557A (ja) データ処理装置
WO2002013005A1 (en) Cpu accessing an extended register set in an extended register mode
JPS6339931B2 (ko)
US5682531A (en) Central processing unit
JPH11194950A (ja) オブジェクト変換装置及びオブジェクト変換方法及びプログラム記録媒体
JP3781519B2 (ja) プロセッサの命令制御機構
US6233674B1 (en) Method and system for scope-based compression of register and literal encoding in a reduced instruction set computer (RISC)
US6499099B1 (en) Central processing unit method and apparatus for extending general instructions with extension data of an extension register
US7401176B2 (en) Method and system for fast access to stack memory
US4812971A (en) Central processing unit for a digital computer
JP3201716B2 (ja) コンピュータ装置
US4893235A (en) Central processing unit for a digital computer
US7509478B1 (en) Program memory space expansion for particular processor instructions
WO1997048041A9 (en) An apparatus and method for detecting and decompressing instructions from a variable-length compressed instruction set
GB2329495A (en) An apparatus and method for detecting and decompressing instructions from a variable-length compressed instruction set
US6049897A (en) Multiple segment register use with different operand size
US6732257B1 (en) Reducing the length of lower level instructions by splitting and recombining an immediate
US20070022271A1 (en) Processor with changeable correspondences between opcodes and instructions
EP3323039B1 (en) A method for enlarging data memory in an existing microprocessor architecture with limited memory addressing

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application