JPH04279088A - 回路パターンの被覆方法 - Google Patents
回路パターンの被覆方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000000576 coating method Methods 0.000 title description 12
- 239000011248 coating agent Substances 0.000 title description 11
- 229910000679 solder Inorganic materials 0.000 claims abstract description 60
- 239000000843 powder Substances 0.000 claims abstract description 22
- 239000000463 material Substances 0.000 claims description 12
- 238000005507 spraying Methods 0.000 claims description 10
- 239000000203 mixture Substances 0.000 abstract description 9
- 238000005476 soldering Methods 0.000 abstract description 5
- 238000007747 plating Methods 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 239000002585 base Substances 0.000 description 4
- 239000011889 copper foil Substances 0.000 description 4
- 239000002904 solvent Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 239000006071 cream Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000010298 pulverizing process Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、プリント基板の仕上げ
表面処理における回路パターンの被覆方法に関するもの
である。
表面処理における回路パターンの被覆方法に関するもの
である。
【０００２】
【従来の技術】従来、この種の回路パターンの被覆方法
には、（１）回路パターンとしての銅箔を有機系の防錆
皮膜で被覆する方法（プリフラックス処理），（２）溶
融はんだにプリント基板を浸漬させてホットエアーで吹
き飛ばす方法（ソルダーコート処理），（３）無電解め
っき処理を施すことにより銅箔をはんだで被覆する方法
（無電解はんだめっき処理）あるいは（４）電解めっき
処理を施すことにより銅箔をはんだで被覆する方法（電
解はんだめっき処理）が採用されている。
には、（１）回路パターンとしての銅箔を有機系の防錆
皮膜で被覆する方法（プリフラックス処理），（２）溶
融はんだにプリント基板を浸漬させてホットエアーで吹
き飛ばす方法（ソルダーコート処理），（３）無電解め
っき処理を施すことにより銅箔をはんだで被覆する方法
（無電解はんだめっき処理）あるいは（４）電解めっき
処理を施すことにより銅箔をはんだで被覆する方法（電
解はんだめっき処理）が採用されている。
【０００３】
【発明が解決しようとする課題】ところが、（１）のプ
リフラックス処理にあっては、実装プロセス途中に溶剤
の洗浄工程があれば使用することができず、また熱工程
が繰り返されると、性能劣化が著しい。
リフラックス処理にあっては、実装プロセス途中に溶剤
の洗浄工程があれば使用することができず、また熱工程
が繰り返されると、性能劣化が著しい。
【０００４】（２）のソルダーコート処理にあっては、
被覆はんだの厚さにばらつきが激しく、はんだの厚さが
過度に小さいと、はんだ付け上の信頼性が低下し、また
図３（Ａ）に示すようにはんだの厚さが過度に大きいと
、ファインピッチ部にブッリジ現象が発生し、さらに同
図（Ｂ）に示すようにはんだの厚さが不均一であると、
リフロー時にチップ部品に位置ずれが発生する。なお、
同図中、符号１は絶縁基材、２はソルダーレジスト、３
は回路パターン、４ははんだ、５は部品、６はリードで
ある。
被覆はんだの厚さにばらつきが激しく、はんだの厚さが
過度に小さいと、はんだ付け上の信頼性が低下し、また
図３（Ａ）に示すようにはんだの厚さが過度に大きいと
、ファインピッチ部にブッリジ現象が発生し、さらに同
図（Ｂ）に示すようにはんだの厚さが不均一であると、
リフロー時にチップ部品に位置ずれが発生する。なお、
同図中、符号１は絶縁基材、２はソルダーレジスト、３
は回路パターン、４ははんだ、５は部品、６はリードで
ある。
【０００５】（３）の無電解はんだめっき処理にあって
は、金属組成の制御が困難であり、かつはんだの厚さを
大きくすることができず、またソルダーレジストの材料
として耐めっき性材料を使用する必要があり、レジスト
選定の自由度が低下する。
は、金属組成の制御が困難であり、かつはんだの厚さを
大きくすることができず、またソルダーレジストの材料
として耐めっき性材料を使用する必要があり、レジスト
選定の自由度が低下する。
【０００６】（４）の電解はんだめっき処理にあっては
、図４に示すように電気供給用のめっきリードが必要に
なり、回路パターンが一部の形状に限定されてパターン
設計の自由度が低下する。なお、図中、符号７は絶縁基
材、８は回路パターン、９はめっきリードである。
、図４に示すように電気供給用のめっきリードが必要に
なり、回路パターンが一部の形状に限定されてパターン
設計の自由度が低下する。なお、図中、符号７は絶縁基
材、８は回路パターン、９はめっきリードである。
【０００７】本発明はこのような事情に鑑みてなされた
もので、実装プロセス組み合わせの自由度，レジスト選
定の自由度，パターン設計の自由度およびはんだ付け上
の信頼性を高めることができると共に、ファインピッチ
部におけるブリッジ現象の発生およびリフロー時におけ
るチップ部品の位置ずれ発生を防止することができる回
路パターンの被覆方法を提供するものである。
もので、実装プロセス組み合わせの自由度，レジスト選
定の自由度，パターン設計の自由度およびはんだ付け上
の信頼性を高めることができると共に、ファインピッチ
部におけるブリッジ現象の発生およびリフロー時におけ
るチップ部品の位置ずれ発生を防止することができる回
路パターンの被覆方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明に係る回路パター
ンの被覆方法は、基材上にソルダーレジストパターンに
よって一部が覆われた回路パターンを形成した後、この
回路パターンの露呈面にはんだの微細粉を吹き付けるこ
とにより付着させるものである。
ンの被覆方法は、基材上にソルダーレジストパターンに
よって一部が覆われた回路パターンを形成した後、この
回路パターンの露呈面にはんだの微細粉を吹き付けるこ
とにより付着させるものである。
【０００９】
【作用】本発明においては、回路パターン上に付着する
はんだの組成および厚さを均一に制御することができる
。
はんだの組成および厚さを均一に制御することができる
。
【００１０】
【実施例】以下、本発明の構成等を図に示す実施例によ
って詳細に説明する。
って詳細に説明する。
【００１１】図１（Ａ）〜（Ｅ）は本発明に係る回路パ
ターンの被覆方法を説明するために示す断面図、図２は
図１（Ｅ）の平面図である。
ターンの被覆方法を説明するために示す断面図、図２は
図１（Ｅ）の平面図である。
【００１２】先ず、図１（Ａ）に示すように従来の一般
的な方法を用いて絶縁基板１１上にソルダーレジストパ
ターン１２によって一部が覆われたに例えば銅等からな
る回路パターン１３を形成する。
的な方法を用いて絶縁基板１１上にソルダーレジストパ
ターン１２によって一部が覆われたに例えば銅等からな
る回路パターン１３を形成する。
【００１３】次に、同図（Ｂ）に示すようにソルダーレ
ジストパターン１２にパウダービームマスク１４を形成
する。
ジストパターン１２にパウダービームマスク１４を形成
する。
【００１４】なお、パウダービームマスク１４は、ソル
ダーレジストの硬度が一般的に銅の硬度に比べて高いた
め、特別に必要はないが、必要とする場合にははんだ粉
が付着しないマスクであることおよび硬度が比較的高い
材料からなるマスクであることが望ましい。また、パウ
ダービームマスク１４は、精度を必要とする場合に露光
，現像タイプのマスクを使用し、精度をそれほど必要と
しない場合にスクリーン印刷等で部分的に塗布し熱ある
いは紫外線によって硬化させたものを使用する。さらに
、パウダービームマスク１４は、はんだ付け後にアルカ
リ，酸，溶剤，熱あるいは物理的な力等によって除去可
能なマスクを選択する必要がある。一例としては、プリ
ント基板のエッチングレジストとして通常使用されてい
るドライフィルムがある。
ダーレジストの硬度が一般的に銅の硬度に比べて高いた
め、特別に必要はないが、必要とする場合にははんだ粉
が付着しないマスクであることおよび硬度が比較的高い
材料からなるマスクであることが望ましい。また、パウ
ダービームマスク１４は、精度を必要とする場合に露光
，現像タイプのマスクを使用し、精度をそれほど必要と
しない場合にスクリーン印刷等で部分的に塗布し熱ある
いは紫外線によって硬化させたものを使用する。さらに
、パウダービームマスク１４は、はんだ付け後にアルカ
リ，酸，溶剤，熱あるいは物理的な力等によって除去可
能なマスクを選択する必要がある。一例としては、プリ
ント基板のエッチングレジストとして通常使用されてい
るドライフィルムがある。
【００１５】しかる後、同図（Ｃ）に示すように回路パ
ターン１３の露呈面１３ａにはんだ１５の微細粉を吹き
付けることにより付着させる。この際、回路パターン１
３の露呈面１３ａに衝突して飛散した微細粉は、他の部
位に付着しない。なお、微細粉の吹き付け条件としては
、粒径が１μ〜５μの寸法に設定することが望ましいが
、実施例では０．０１μ〜１０μの寸法に設定した。 また、微細粉の吹き付け速度は３０ｍ／ｓｅｃ以上の速
度とし、吹き付け角は回路パターン１３の露呈面１３ａ
を０゜−１８０゜面とすると４５゜〜１３５゜の範囲内
の入射角とした。さらに、微細粉の吹き付けは、酸化を
防止する必要から窒素雰囲気中で行うことが望ましい。 この他、微細粉は、はんだの組成をもつブロックを粉砕
することにより、あるいは蒸発させて回収することによ
り作製する。
ターン１３の露呈面１３ａにはんだ１５の微細粉を吹き
付けることにより付着させる。この際、回路パターン１
３の露呈面１３ａに衝突して飛散した微細粉は、他の部
位に付着しない。なお、微細粉の吹き付け条件としては
、粒径が１μ〜５μの寸法に設定することが望ましいが
、実施例では０．０１μ〜１０μの寸法に設定した。 また、微細粉の吹き付け速度は３０ｍ／ｓｅｃ以上の速
度とし、吹き付け角は回路パターン１３の露呈面１３ａ
を０゜−１８０゜面とすると４５゜〜１３５゜の範囲内
の入射角とした。さらに、微細粉の吹き付けは、酸化を
防止する必要から窒素雰囲気中で行うことが望ましい。 この他、微細粉は、はんだの組成をもつブロックを粉砕
することにより、あるいは蒸発させて回収することによ
り作製する。
【００１６】この後、同図（Ｄ）に示すようにパウダー
ビームマスク１４を除去してから、同図（Ｅ）に示すよ
うに絶縁基板１１をはんだ１５の融点以上の温度にして
はんだ１５を溶融する。この場合、ピンホールが減少す
ると共に、Ｓｎ−Ｐｂ組成の均一化が進行するため、は
んだ付け性が良好になる。なお、はんだ１５の断面形状
はフラット形状から表面張力によって円形状（大きいラ
ンドでは略フラット）になる。
ビームマスク１４を除去してから、同図（Ｅ）に示すよ
うに絶縁基板１１をはんだ１５の融点以上の温度にして
はんだ１５を溶融する。この場合、ピンホールが減少す
ると共に、Ｓｎ−Ｐｂ組成の均一化が進行するため、は
んだ付け性が良好になる。なお、はんだ１５の断面形状
はフラット形状から表面張力によって円形状（大きいラ
ンドでは略フラット）になる。
【００１７】このようにして、回路パターンをはんだで
被覆することができる。
被覆することができる。
【００１８】したがって、本実施例においては、回路パ
ターン１３上に付着するはんだ１５の組成および厚さを
均一に制御することができるから、溶剤洗浄あるいは熱
工程を経る実装プロセスを組むことができる。この場合
、熱工程ははんだ１５の酸化が過度に進行しない程度の
熱工程とする。
ターン１３上に付着するはんだ１５の組成および厚さを
均一に制御することができるから、溶剤洗浄あるいは熱
工程を経る実装プロセスを組むことができる。この場合
、熱工程ははんだ１５の酸化が過度に進行しない程度の
熱工程とする。
【００１９】また、本実施例において、回路パターン１
３上に付着するはんだ１５の組成および厚さを均一に制
御できることは、被覆はんだの厚さのばらつき発生を防
止することができる。
３上に付着するはんだ１５の組成および厚さを均一に制
御できることは、被覆はんだの厚さのばらつき発生を防
止することができる。
【００２０】さらに、本実施例において、微細粉の吹き
付けによって回路パターン１３の露呈面１３ａをはんだ
１５で被覆できることは、従来のようにソルダーレジス
トの材料として耐めっき性材料を使用する必要やパター
ン形成のための電気供給用めっきリードの必要がなくな
る。
付けによって回路パターン１３の露呈面１３ａをはんだ
１５で被覆できることは、従来のようにソルダーレジス
トの材料として耐めっき性材料を使用する必要やパター
ン形成のための電気供給用めっきリードの必要がなくな
る。
【００２１】この他、本実施例においては、はんだ１５
を厚く被覆すれば、クリームはんだで行っている現行の
はんだ供給を省略することができると共に、はんだ量の
制御精度を高めることができ、一層効果的なファインピ
ッチの実装が可能となる。
を厚く被覆すれば、クリームはんだで行っている現行の
はんだ供給を省略することができると共に、はんだ量の
制御精度を高めることができ、一層効果的なファインピ
ッチの実装が可能となる。
【００２２】なお、本実施例においては、パウダービー
ムマスク１４を形成する工程と、はんだ１５の吹き付け
後にパウダービームマスク１４を除去する工程と、絶縁
基板１１の加熱によってはんだ１５を溶融する工程とを
含ませるものを示したが、本発明はこれに限定されるも
のではなく、絶縁基板１１上にソルダーレジストパター
ン１２によって一部が覆われた回路パターン１３を形成
する工程と、この回路パターン１３の露呈面１３ａには
んだ１５の微細粉を吹き付けることにより付着させる工
程とを備えたものであればよい。
ムマスク１４を形成する工程と、はんだ１５の吹き付け
後にパウダービームマスク１４を除去する工程と、絶縁
基板１１の加熱によってはんだ１５を溶融する工程とを
含ませるものを示したが、本発明はこれに限定されるも
のではなく、絶縁基板１１上にソルダーレジストパター
ン１２によって一部が覆われた回路パターン１３を形成
する工程と、この回路パターン１３の露呈面１３ａには
んだ１５の微細粉を吹き付けることにより付着させる工
程とを備えたものであればよい。
【００２３】
【発明の効果】以上説明したように本発明によれば、基
材上にソルダーレジストパターンによって一部が覆われ
た回路パターンを形成した後、この回路パターンの露呈
面にはんだの微細粉を吹き付けることにより付着させる
ので、回路パターン上に付着するはんだの組成および厚
さを均一に制御することができる。したがって、溶剤洗
浄あるいは熱工程を経る実装プロセスを組むことができ
るから、実装プロセス組み合わせの自由度を高めること
ができる。
材上にソルダーレジストパターンによって一部が覆われ
た回路パターンを形成した後、この回路パターンの露呈
面にはんだの微細粉を吹き付けることにより付着させる
ので、回路パターン上に付着するはんだの組成および厚
さを均一に制御することができる。したがって、溶剤洗
浄あるいは熱工程を経る実装プロセスを組むことができ
るから、実装プロセス組み合わせの自由度を高めること
ができる。
【００２４】また、回路パターン上に付着するはんだの
組成および厚さを均一に制御できることは、被覆はんだ
の厚さのばらつき発生を防止することができるから、は
んだ付け上の信頼性を高めることができると共に、ファ
インピッチ部におけるブリッジ現象の発生およびリフロ
ー時におけるチップ部品の位置ずれ発生を防止すること
ができる。
組成および厚さを均一に制御できることは、被覆はんだ
の厚さのばらつき発生を防止することができるから、は
んだ付け上の信頼性を高めることができると共に、ファ
インピッチ部におけるブリッジ現象の発生およびリフロ
ー時におけるチップ部品の位置ずれ発生を防止すること
ができる。
【００２５】さらに、微細粉の吹き付けによって回路パ
ターンの露呈面をはんだで被覆できることは、従来のよ
うにソルダーレジストの材料として耐めっき性材料を使
用する必要やパターン形成のための電気供給用めっきリ
ードの必要がなくなるから、レジスト選定の自由度およ
びパターン設計の自由度を高めることができる。
ターンの露呈面をはんだで被覆できることは、従来のよ
うにソルダーレジストの材料として耐めっき性材料を使
用する必要やパターン形成のための電気供給用めっきリ
ードの必要がなくなるから、レジスト選定の自由度およ
びパターン設計の自由度を高めることができる。
【図１】（Ａ）乃至（Ｅ）は本発明に係る回路パターン
の被覆方法を説明するために示す断面図。
の被覆方法を説明するために示す断面図。
【図２】図２は図１（Ｅ）の平面図。
【図３】（Ａ）および（Ｂ）は従来の回路パターンの被
覆方法による不良例を説明するために示す断面図。
覆方法による不良例を説明するために示す断面図。
【図４】従来の回路パターンの被覆方法を説明するため
に示す平面図。
に示す平面図。
１１…絶縁基板、１２…ソルダーレジストパターン、１
３…回路パターン、１３ａ…露呈面、１４…パウダービ
ームマスク、１５…はんだ。
３…回路パターン、１３ａ…露呈面、１４…パウダービ
ームマスク、１５…はんだ。
Claims (1)
- 【請求項１】 基材上にソルダーレジストパターンに
よって一部が覆われた回路パターンを形成する工程と、
この回路パターンの露呈面にはんだの微細粉を吹き付け
ることにより付着させる工程とを備えたことを特徴とす
る回路パターンの被覆方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04159791A JP3287855B2 (ja) | 1991-03-07 | 1991-03-07 | 回路パターンの被覆方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04159791A JP3287855B2 (ja) | 1991-03-07 | 1991-03-07 | 回路パターンの被覆方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04279088A true JPH04279088A (ja) | 1992-10-05 |
| JP3287855B2 JP3287855B2 (ja) | 2002-06-04 |
Family
ID=12612809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04159791A Expired - Fee Related JP3287855B2 (ja) | 1991-03-07 | 1991-03-07 | 回路パターンの被覆方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3287855B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595343A2 (en) * | 1992-10-30 | 1994-05-04 | Showa Denko Kabushiki Kaisha | Method of forming solder film |
-
1991
- 1991-03-07 JP JP04159791A patent/JP3287855B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595343A2 (en) * | 1992-10-30 | 1994-05-04 | Showa Denko Kabushiki Kaisha | Method of forming solder film |
| EP0595343A3 (en) * | 1992-10-30 | 1994-06-08 | Showa Denko Kk | Method of forming solder film |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3287855B2 (ja) | 2002-06-04 |
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