JPH04274546A

JPH04274546A - サイクル・スチール制御方式

Info

Publication number: JPH04274546A
Application number: JP3489291A
Authority: JP
Inventors: Kenji Ishihara; 石原　健治; Hiroshi Takahashi; 弘高橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-03-01
Filing date: 1991-03-01
Publication date: 1992-09-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サイクル・スチール制
御に当って、２つのモジュール間のデータバスを有効に
使用して、データバスとして使用できるバスのバス幅を
増大させたサイクル・スチール制御方式に関する。

【０００２】近年データ通信の高速化に伴い、一度に転
送するデータ量を大にしようとするときバス幅を増大さ
せることが望まれる。また中央制御装置側でサイクル・
スチール・アドレスを管理できる場合には、中央制御装
置側で当該必要とするサイクル・スチール・アドレスを
セットするようにすることが望まれる。

【０００３】

【従来の技術】従来から、例えば通信制御装置において
は、中央制御装置やメモリを有する中央制御装置部と、
高速回線網などを介してデータ伝送を行う回線制御部と
が存在し、その間を、バスを介して通信するようにされ
ている。

【０００４】前者の中央制御装置部をモジュールＡとし
、後者の回線制御部をモジュールＢとするとき、従来の
場合には、サイクル・スチール制御時には、モジュール
ＢがモジュールＡ側に対してサイクル・スチール・アド
レスを転送するようにしていた。

【０００５】即ち読み出し時には、当該サイクル・スチ
ール・アドレスに対してモジュールＡ内のメモリから読
み出し、書き込み時には当該サイクル・スチール・アド
レスと同時に書き込みデータを転送するようにしていた
。

【０００６】

【発明が解決しようとする課題】上記の如くモジュール
Ｂがサイクル・スチール・アドレスを転送する理由は、
モジュールＢが上記高速回線網における複数の回線を用
いて夫々サイクル・スチール制御によってデータ転送を
行う場合を考えると、モジュールＢのみが上記必要とす
るサイクル・スチール・アドレスを知っているからであ
る。

【０００７】しかし、モジュールＢが１つの回線だけを
介してデータ伝送を行うような場合、例えばＬＡＮなど
の場合には、モジュールＡ側の中央制御装置上で走行す
る制御プログラムが、上記サイクル・スチール・アドレ
スを知っている。

【０００８】またデータ通信の高速化に伴ってデータ転
送速度を高めようとすると、必然的に上記モジュールＡ
と上記モジュールＢとの間でデータバスとして使用でき
るバスのバス幅を大にすることが必要となる。このため
に、モジュールＡとモジュールＢとの間に存在していた
アドレス・バスを省略して、データバスとして利用する
ように改造することが望まれる。

【０００９】本発明は、モジュールＡとモジュールＢと
の間に存在するバスをデータバスとしてより有効に利用
できるようにし、またモジュールＡ側でサイクル・スチ
ール・アドレスを知っている場合には、そのアドレスを
利用するようにすることを目的としている。

【００１０】

【課題を解決するための手段】図１は本発明の原理構成
図を示す。図中の符号１００は例えば通信制御処理装置
の如き制御処理装置である。当該制御処理装置１００内
において、１は中央制御装置、２はメモリ、３はサイク
ル・スチール制御部、４はＩ／Ｏアダプタ（例えば回線
制御部を構成するもの）、５はサイクル・スチール・ア
ドレス・レジスタ、６はデータバスを表している。

【００１１】制御処理装置１００内は、図示の如く大別
して、モジュールＡとモジュールＢとに区分され、両者
の間にデータバス６がもうけられている。

【００１２】なお図示の場合の制御処理装置１００は通
信制御処理装置を想定されており、モジュールＡはホス
トなどの上位装置（図示せず）と連繋され、またモジュ
ールＢはＬＡＮなどの高速回線網と連繋されている。

【００１３】

【作用】サイクル・スチールに当ってモジュールＢがサ
イクル・スチール・アドレスをモジュールＡに対して転
送する必要がある場合には、モジュールＢは、最初に、
データバス６を用いて、先頭のサイクル・スチール・ア
ドレスを転送し、サイクル・スチール・アドレス・レジ
スタ５にセットする。

【００１４】これによって、サイクル・スチール制御部
３は、サイクル・スチールによってメモリ２をアクセス
してメモリ２とモジュールＢとの間でデータバス６を用
いてデータ転送を行い、サイクル・スチール・アドレス
・レジスタ５の内容を更新する。このようにしてサイク
ル・スチールによってデータ転送を行ってゆく。

【００１５】またサイクル・スチール制御に当って中央
制御装置１上で走行する制御プログラムがサイクル・ス
チール・アドレスを知っている場合には、中央制御装置
１がサイクル・スチール・アドレスをサイクル・スチー
ル・アドレス・レジスタ５にセットし、サイクル・スチ
ール制御部３がサイクル・スチールによってメモリ２を
アクセスする。

【００１６】

【実施例】図２は本発明の一実施例構成を示す。図中の
符号１，２，５，６は図１に対応しており、７はメモリ
・アクセス制御部、８はバス制御部＃１であって上位装
置との間のバス制御を行うもの、９はバス制御部＃２で
あってデータバス６によるデータ転送を制御するもの、
１０は中央制御処理部、３０は回線制御部を表している
。

【００１７】なお、図２におけるバス制御部（＃２）９
が図１におけるサイクル・スチール制御部に対応してお
り、中央制御処理部１０が図１におけるモジュールＡに
対応し、回線制御部３０が図１におけるモジュールＢに
対応している。

【００１８】上位装置（図示せず）と中央制御処理部１
０との間のデータ転送に当っては、バス制御部（＃１）
８を介して「アドレスバス」と「データバス１」とを経
由して行われ、メモリ・アクセス制御部７がメモリ２を
アクセスする。

【００１９】また中央制御装置１がメモリ２をアクセス
して処理を実行するに当っては、中央制御装置１が「ア
ドレスバス」と「データバス」とを用いてメモリ・アク
セス制御部７に対して、メモリ２をアクセスする必要を
依頼する。

【００２０】サイクル・スチール制御に当って回線制御
部３０がサイクル・スチール・アドレスを転送する場合
には、回線制御部３０が最初にデータバス６を用いて先
頭のサイクル・スチール・アドレスをサイクル・スチー
ル・アドレス・レジスタ５にセットする。そして、バス
制御部（＃２）９が、図１におけるサイクル・スチール
制御部３として動作を説明した如く、メモリ２をサイク
ル・スチール制御によってアクセスする処理を行い、サ
イクル・スチール・アドレス・レジスタ５の内容をイン
クリメントしてはメモリ・アクセスを続けてゆく。勿論
、メモリ・アクセス制御部７の動作を仲介として、メモ
リ２に対してアクセスが行われる。

【００２１】サイクル・スチール制御に当って中央制御
装置１がサイクル・スチール・アドレスを知っている場
合には、中央制御装置１がメモリ・アクセス制御部７を
介して、サイクル・スチール・アドレスをサイクル・ス
チール・アドレス・レジスタ５にセットする。そして、
バス制御部（＃２）９が、図１におけるサイクル・スチ
ール制御部３として動作を説明した如く、メモリ２をサ
イクル・スチール制御によってアクセスする処理を行い
。サイクル・スチール・アドレス・レジスタ５の内容を
インクリメントしてはメモリ・アクセスを続けてゆく。

【００２２】図３はバス制御部（＃２）の一実施例構成
を示す。図中の符号５，６，９は図１や図２に対応して
おり、１２はＩ／Ｏ命令アドレス・デコード回路、１３
は選択回路、１４はインクリメント回路、１５はゲート
、１６ないし１８は夫々送信回路、１９ないし２１は夫
々受信回路を表している。

【００２３】データバス６を介して、図２に示す回線制
御部３０からサイクル・スチール・アドレスが転送され
る場合、当該アドレスは、受信回路１９、選択回路１３
を介してサイクル・スチール・アドレス・レジスタ５に
セットされる。

【００２４】また中央制御装置１がサイクル・スチール
・アドレスを転送する場合には、次の如き処理が行われ
る。即ち、中央制御装置１が制御プログラムによるＯＵ
Ｔ命令（Ｉ／Ｏ命令の１つ）によって、サイクル・スチ
ール・アドレスをセットするようにする。このとき、Ｏ
ＵＴ命令が受信回路２０を介してＩ／Ｏ命令アドレス・
デコード回路１２に供給され、当該ＯＵＴ命令が解読さ
れ、Ｉ／Ｏ命令アドレス・デコード回路１２はゲート１
５をＯＮする。このとき、上述のサイクル・スチール・
アドレスが、図示の「データバス１」を用いて転送され
ており、受信回路２１、ゲート１５を介して、サイクル
・スチール・アドレス・レジスタ５にセットされる。

【００２５】バス制御部（＃２）は、サイクル・スチー
ル・アドレス・レジスタ５の内容を送信回路１７を介し
て送出し、サイクル・スチール制御によってメモリ２を
アクセスすることになるが、（ｉ）メモリ・リードの場
合には、読み出されたデータは、受信回路２１、送信回
路１６、データバス６を介して回線制御部３０に転送さ
れ、（ｉｉ）またメモリ・ライトの場合には、回線制御
部３０からの書き込みデータは、データバス６、受信回
路１９、選択回路１３、送信回路１８を介してメモリ２
に転送される。

【００２６】そして、サイクル・スチール・アドレス・
レジスタ５の内容は、インクリメント回路１４によって
インクリメントされ、次のメモリ・アクセスに向かうこ
とになる。

【００２７】

【発明の効果】以上説明した如く、本発明によれば、モ
ジュールＡとモジュールＢとの間のバスをデータバスと
して有効に使用することができ、モジュールＡ側でサイ
クル・スチール・アドレスを知ることができる場合には
、モジュールＡ側から当該サイクル・スチール・アドレ
スをサイクル・スチール・アドレス・レジスタにセット
することが可能となる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例構成図である。

【図３】バス制御部（＃２）の一実施例構成を示す。

【符号の説明】

１　　中央制御装置２　　メモリ３　　サイクル・スチール制御部４　　Ｉ／Ｏアダプタ５　　サイクル・スチール・アドレス・レジスタ６　　
データバス７　　メモリ・アクセス制御部８　　バス制御部（＃１）９　　バス制御部（＃２）１０　　中央制御処理部１２　　Ｉ／Ｏ命令アドレス・デコード回路３０　　回
線制御部１００　　制御処理装置

Claims

【特許請求の範囲】

【請求項１】　　中央制御装置（１）と、メモリ（２）
と、上記中央制御装置（１）が命令を実行していないと
きに上記メモリ（２）へのサイクル・スチール制御を行
うサイクル・スチール制御部（３）と、当該サイクル・
スチール制御部（３）内にもうけられて上記メモリ（２
）に対するアクセス・アドレスを格納するサイクル・ス
チール・アドレス・レジスタ（５）とを有するモジュー
ルＡをそなえると共に、サイクル・スチールによって処
理を行うモジュールＢをそなえ、上記モジュールＡと上
記モジュールＢとの間にデータバス（６）を有する制御
処理装置（１００）において、サイクル・スチール実行
時に、上記モジュールＢが、上記サイクル・スチール制
御部（３）に対して、上記データバス（６）を介して、
先頭のサイクル・スチール・アドレスを転送し上記サイ
クル・スチール・アドレス・レジスタ（５）にセットす
るよう構成すると共に、上記サイクル・スチール制御部
（３）が、上記サイクル・スチール・アドレス・レジス
タ（５）の内容を更新するよう構成したことを特徴とす
るサイクル・スチール制御方式。
【請求項２】　　サイクル・スチール実行時に、上記中
央制御装置（１）が、上記サイクル・スチール・アドレ
ス・レジスタ（５）に対して、サイクル・スチール・ア
ドレスをセットし、上記サイクル・スチール制御部（３
）が、上記サイクル・スチール・アドレス・レジスタ（
５）の内容を更新するようにしたことを特徴とする請求
項１記載のサイクル・スチール制御方式。