JPH04270377A - Ｔｆｔ−ｌｃｄの駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＴＦＴ（薄膜トラン
ジスタ）を画素ごとに設けたアクティブマトリクス形液
晶表示素子（以下「ＴＦＴ−ＬＣＤ」という。）の駆動
回路に関する。

【０００２】

【従来の技術】この種のＴＦＴ−ＬＣＤとしては、図５
に示すように、いわゆるデルタ配列のものがある。この
ＴＦＴ−ＬＣＤは、対向する偏光板２ａ，２ｂの内側に
設けたガラス基板１ａ，１ｂの間に液晶層５を備えてい
る。 ガラス基板１ｂの内側に層状の共通電極６が設けられる
一方、ガラス基板１ａの内側に画素アレイ（各画素はＴ
ＦＴ４と画素電極３からなる）がマトリクス状に設けら
れている。上記画素アレイを構成する水平ライン（図５
において左右方向のライン）Ｌは奇数番目と偶数番目の
ラインを水平方向に半画素分だけずらして配置されてい
る（デルタ配列）。また、水平方向，垂直方向にそれぞ
れゲートバスライン８，ソースバスライン７が設けられ
ている。ゲートバスライン８は直線状に延びて１つの水
平ラインＬを構成する各画素のＴＦＴ４のゲート電極に
つながる一方、ソースバスライン７はコの字状に蛇行し
て交互に上記半画素分だけずれた画素のＴＦＴ４のソー
ス電極につながっている。特定の画素を動作させるため
には、上記画素につながるゲートバスライン８に電圧を
印加してＴＦＴ４をオンさせ、ソースバスライン７に映
像信号（図示しないソースドライバによって増幅したも
の）を伝える。これにより、画素電極３と共通電極６と
の間に映像信号に応じた電圧が印加され、液晶層５を透
過する光の偏光方向が変わる。そして、偏光板２ａ，２
ｂによって光変調効果が得られる。

【０００３】上記デルタ配列のＴＦＴ−ＬＣＤ全体を駆
動するために、従来、２つの駆動方式が採用されている
。その１つは、原信号を走査変換（倍速変換）して１水
平ライン分の信号を１水平走査期間（以下「Ｈ期間」と
略す。）内に２回繰り返す。すなわち、時間を半分に短
縮した変換信号で順次走査する方式である。もう１つは
、画素の上下に映像信号を増幅するソースドライバを設
けて奇数番目，偶数番目の水平ライン１０をそれぞれ異
なるソースドライバでドライブする方式であって、上記
各水平ライン２０の空間的なずれに応じた信号を印加す
る。これら２つの駆動方式はいずれも、インターレース
駆動方式と異なり、先のフィールド走査による画像が残
ったまま次のフィールド走査をすることがないので、動
画像での動きのぎこちなさやラインフリッカ（ちらつき
）を防止することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来採
用されている２つの駆動方式のうち倍速変換する方式は
、倍速で駆動するため周波数特性上不利となって、走査
変換を行う実際の回路が複雑で大規模になってしまうと
いう問題がある。また、画素の上下に２つのソースドラ
イバを設ける方式は、各画素間を通るソースラインが２
本となるため、液晶表示素子の開口率が低下するという
問題がある。

【０００５】なお、ストライプ配列（水平，垂直方向と
も画素が直線状に配置されたもの）のＴＦＴ−ＬＣＤで
は１Ｈ期間に２つの水平ラインを並行して同時に走査す
る方式も可能であるが、上記デルタ配列のＴＦＴ−ＬＣ
Ｄでは採用されていない。隣接する２つの水平ラインが
空間的にずれているため、水平解像度が落ちてしまうか
らである。

【０００６】そこで、この発明の目的は、良好な水平解
像度を維持できる上、簡単な回路構成でもって液晶表示
素子の開口率を低下させることなく、デルタ配列のＴＦ
Ｔ−ＬＣＤを駆動できるＴＦＴ−ＬＣＤの駆動回路を提
供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、この発明のＴＦＴ−ＬＣＤの駆動回路は、マトリク
ス状の画素アレイを構成する奇数番目と偶数番目の水平
ラインを水平方向に半画素分だけずらして配置し、水平
方向に延びるゲートバスラインを上記水平ライン内の各
画素に接続する一方、垂直方向に延びるソースバスライ
ンを上記奇数番目，偶数番目の水平ラインの半画素分だ
けずれた画素に交互に接続してなるＴＦＴ−ＬＣＤの駆
動回路であって、入力された映像信号をクロック信号に
基づいて１Ｈ期間内に複数回サンプリングして、サンプ
リングした信号を交互に２系統に振り分けて出力するサ
ンプリング部と、上記サンプリング部の出力系統のうち
一方の系統の信号を受けて、１Ｈ期間分の上記信号を順
次桁送りして記憶する第１の記憶部と、上記サンプリン
グ部の出力系統のうち他方の系統の信号を受けて、１．
５Ｈ期間分の上記信号を順次桁送りして記憶する第２の
記憶部と、上記第１の記憶部が記憶している１Ｈ期間分
の信号と、上記第２の記憶部が記憶している１．５Ｈ期
間分の信号のうち早く記憶した側の１Ｈ期間分の信号と
を、クロック信号に基づいて０．５Ｈ期間ごとに交互に
選択して出力するスイッチ部とを備えて、０．５Ｈ期間
ごとに上記奇数番目，偶数番目の水平ラインにつながる
ゲートバスラインを交互に活性化して、上記スイッチ部
が出力する信号を上記ソースバスラインを介して各画素
に伝えるようにしたことを特徴としている。

【０００８】

【作用】この発明の駆動回路は次のようにしてＴＦＴ−
ＬＣＤを駆動する。まず、サンプリング部が入力された
映像信号をクロック信号に基づいて１Ｈ期間内に複数回
サンプリングして、サンプリングした信号を交互に２系
統に振り分けて出力する（１Ｈ期間経過後も同様に出力
を継続する）。第１，第２の記憶部が上記サンプリング
部が出力する信号（以下、２系統に振り分けられた信号
をそれぞれ「信号Ａ」，「信号Ｂ」という。）を交互に
受けて、それぞれ順次桁送りして記憶する。１Ｈ期間が
経過した時点で、スイッチ部は、上記第１の記憶部が記
憶している１Ｈ期間分の信号Ａを選択して出力する。そ
して、画素の水平ラインのうち例えば奇数番目のライン
がゲートバスラインによって選択され、ソースラインを
介して上記信号Ａでもってドライブされる。さらに０．
５Ｈ期間が経過した時点で、上記スイッチ部は、上記第
２の記憶部が記憶している１．５Ｈ期間分の信号Ｂのう
ち早く記憶部した側の１Ｈ期間分の信号Ｂを選択して出
力する。 そして、画素の水平ラインのうち上記奇数番目のライン
に隣接する偶数番目のラインがゲートラインによって選
択され、上記ソースラインを介して上記信号Ｂでもって
ドライブされる。ここで、上記奇数番目のラインに伝え
られる信号Ａと上記偶数番目のラインに伝えられる信号
Ｂとは、同一のＨ期間を対象としてサンプリングされた
ものであるが、上記両信号Ａ，Ｂは上記クロック信号に
基づいて交互に逆相でサンプリングされている。したが
って、上記奇数番目，偶数番目のラインのデルタ配列に
よる空間的なずれに応じて各ラインがドライブされ、水
平解像度が高い状態になる。なお、さらに０．５Ｈ期間
が経過した時点で、上記スイッチ部は、上記第１の記憶
部が取り込んだ上記Ｈ期間に続く１Ｈ期間分の信号Ａを
選択して出力する。そして、上に述べた動作が繰り返さ
れる。

【０００９】このように、この発明の駆動回路によれば
、デルタ配列のＴＦＴ−ＬＣＤの隣接する２つの水平ラ
インが映像信号を倍速変換することなくドライブされる
。したがって、上記ＴＦＴ−ＬＣＤは通常の周波数（例
えば４．５ＭＨｚ）で駆動される。したがって、この駆
動回路の実際の回路構成は簡単なものとなる。

【００１０】また、上記スイッチ部が上記信号Ａまたは
信号Ｂを選択して出力するので、ソースラインを２本設
ける必要がなく、奇数番目，偶数番目の水平ラインの画
素が１本のソースラインで駆動される。したがって、液
晶表示素子の開口率が低下することもない。

【００１１】

【実施例】以下、この発明のＴＦＴ−ＬＣＤの駆動回路
を実施例により詳細に説明する。

【００１２】図１は駆動すべきＴＦＴ−ＬＣＤ１００と
その駆動回路１０１を示している。上記ＴＦＴ−ＬＣＤ
１００は、図５に示したものと同一構成のデルタ配列も
のであり、マトリクス状の画素アレイ（各画素はＴＦＴ
４と画素電極３からなる）を構成する奇数番目の水平ラ
インＬ１，Ｌ３，…と偶数番目の水平ラインＬ２，Ｌ４
，…とを水平方向に半画素分だけずらして配置している
。水平方向に延びるゲートバスライン８を上記各水平ラ
インＬ１，Ｌ２，Ｌ３，Ｌ４，…，Ｌｎ内の各画素のＴ
ＦＴ４のゲート電極に接続している。一方、垂直方向に
延びるソースバスライン７を上記奇数番目，偶数番目の
水平ラインの半画素分だけずれた画素のＴＦＴ４のソー
ス電極に交互に接続している。

【００１３】上記駆動回路１０１は、サンプリング部と
してのサンプラ１０ａおよび１０ｂと、第１の記憶部と
してのアナログシフトレジスタ９ａと、第２の記憶部と
してのアナログシフトレジスタ９ｂと、スイッチ部とし
てのアナログスイッチ１１を備えている。また、上記Ｔ
ＦＴ−ＬＣＤ１００のソースバスライン７につながるソ
ースドライバ１２と、奇数番目の水平ラインＬ１，Ｌ３
，…につながるゲートバスライン８を制御するゲートド
ライバ１３と、偶数番目の水平ラインＬ２，Ｌ４，…に
つながるゲートバスライン８を制御するゲートドライバ
１４を備えている。

【００１４】上記サンプラ１０ａ，１０ｂには、図２上
段に示す映像信号（入力１）が入力される。サンプラ９
ａは、図３上段に示すクロック信号（入力５）に基づい
て、上記映像信号を１Ｈ期間内に複数回サンプリングし
て、サンプリングした信号Ａをアナログシフトレジスタ
９ａへ順次出力する。サンプラ９ｂは、図３下段に示す
クロック信号（入力６。入力５に対して逆相となってい
る。）に基づいて、上記映像信号を１Ｈ期間内に複数回
サンプリングして、サンプリングした信号Ｂをアナログ
シフトレジスタ９ｂへ順次出力する。すなわち、上記映
像信号は２系統に振り分けられ、交互にアナログシフト
レジスタ９ａ，９ｂへ出力される。

【００１５】上記アナログシフトレジスタ９ａは、上記
サンプラ１０ａからの上記信号Ａを１Ｈ期間分だけ順次
桁送りして記憶する。また、アナログシフトレジスタ９
ｂは、上記サンプラ１０ｂからの上記信号Ｂを１．５Ｈ
期間分だけ順次桁送りして記憶する。

【００１６】上記アナログスイッチ１１は、アナログシ
フトレジスタ９ａが記憶している１Ｈ期間分の信号Ａと
、アナログシフトレジスタ９ｂが記憶している１．５Ｈ
期間分の信号Ｂのうち早く記憶した側の１Ｈ期間分の信
号Ｂとを、図２下段に示す同期信号（入力４）に基づい
て０．５Ｈ期間ごとに交互に選択して出力する。ここで
は、入力４が立ち上がる時にアナログシフトレジスタ９
ａ側の信号Ａを選択する一方、入力４が立ち下がる時に
、アナログシフトレジスタ９ｂ側の信号Ｂを選択する。

【００１７】上記ソースドライバ１２は、アナログスイ
ッチ１１が出力した１Ｈ期間分の信号Ａまたは信号Ｂを
受けて増幅し、増幅した信号をソースバスライン７へ送
出する。また、ゲートドライバ１３，１４は、それぞれ
図２中段に示す同期信号（入力２，入力３）に基づいて
、０．５Ｈ期間ごとにゲートバスライン８を順次１本づ
つ活性化する。例えば、ゲートドライバ１３が水平ライ
ンＬ１につながるゲートバスライン８を０．５Ｈ期間だ
け活性化した後、ゲートドライバ１４が水平ラインＬ２
につながるゲートバスライン８を０．５Ｈ期間だけ活性
化する。

【００１８】この駆動回路１０１は全体として次のよう
に動作する。まず、サンプラ１０ａ，１０ｂが、入力さ
れた映像信号（入力１）をクロック信号（入力５，６）
に基づいて１Ｈ期間内に複数回サンプリングして、サン
プリングした信号Ａ，Ｂをアナログシフトレジスタ９ａ
，９ｂへ出力する（１Ｈ期間経過後も同様に出力を継続
する）。アナログシフトレジスタ９ａ，９ｂが信号Ａ，
Ｂをそれぞれ順次桁送りして記憶する。図２に示す１Ｈ
期間が経過した時刻ｔ１にアナログスイッチ１１は、図
４に示すように、上記アナログシフトレジスタ９ａが記
憶している１Ｈ期間分の信号Ａを選択して出力する。同
時に、例えば奇数番目の水平ラインＬ１がゲートドライ
バ１３によって選択される。上記信号Ａをソースドライ
バ１２が増幅した信号でもってソースライン７を介して
上記水平ラインＬ１がドライブされる。さらに０．５Ｈ
期間が経過した時刻ｔ２に、上記アナログスイッチ１１
は、図５に示すように、上記シフトレジスタ９ｂが記憶
している１．５Ｈ期間分の信号Ｂのうち早く記憶した側
の１Ｈ期間分の信号Ｂを選択して出力する。同時に、上
記水平ラインＬ１に隣接する水平ラインＬ２がゲートド
ライバ１４によって選択される。上記信号Ｂをソースド
ライバ１２が増幅した信号でもって上記ソースライン７
を介して水平ラインＬ２がドライブされる。ここで、上
記水平ラインＬ１を伝えられる信号Ａと水平ラインＬ２
に伝えられる信号Ｂとは、同一のＨ期間を対象としてサ
ンプリングされたものであるが、上記両信号Ａ，Ｂは図
３に示したクロック信号（入力５，入力６）に基づいて
交互に逆相でサンプリングされている。したがって、デ
ルタ配列による空間的なずれに応じて各水平ラインＬ１
，Ｌ２をドライブでき、水平解像度を高い状態に維持で
きる。なお、さらに０．５Ｈ期間が経過した時点で、上
記アナログスイッチ１１は、上記シフトレジスタが取り
込んだ上記Ｈ期間に続く１Ｈ期間分の信号Ａを選択して
出力する。そして、上に述べた動作を繰り返す。

【００１９】このように、この駆動回路１０１は、デル
タ配列のＴＦＴ−ＬＣＤ１００の隣接する２つの水平ラ
インを映像信号を倍速変換することなくドライブするこ
とができる。したがって、上記ＴＦＴ−ＬＣＤ１００を
通常の周波数（例えば４．５ＭＨｚ）で駆動でき、この
駆動回路１０１の実際の回路構成を簡単なものにできる
。

【００２０】また、上記アナログスイッチ１１が上記信
号Ａまたは信号Ｂを選択して出力するので、ソースライ
ンを２本設ける必要がなく、奇数番目，偶数番目の水平
ラインの画素を１本のソースライン７で駆動できる。し
たがって、液晶表示素子の開口率が低下することもない
。

【００２１】なお、同一のＨ期間を対象としたサンプリ
ング信号Ａ，Ｂを印加する水平ラインの組み合わせは、
奇数フィールドでは（Ｌ１，Ｌ２），（Ｌ３，Ｌ４），
…とし、偶数フィールドでは（Ｌ２，Ｌ３），（Ｌ４，
Ｌ５），…とする。これにより、垂直解像度を向上する
ことができる。

【００２２】

【発明の効果】以上より明らかなように、この発明のＴ
ＦＴ−ＬＣＤの駆動回路は、マトリクス状の画素アレイ
を構成する奇数番目と偶数番目の水平ラインを水平方向
に半画素分だけずらして配置し、水平方向に延びるゲー
トバスラインを上記水平ライン内の各画素に接続する一
方、垂直方向に延びるソースバスラインを上記奇数番目
，偶数番目の水平ラインの半画素分だけずれた画素に交
互に接続してなるＴＦＴ−ＬＣＤの駆動回路であって、
入力された映像信号をクロック信号に基づいて１Ｈ期間
内に複数回サンプリングして、サンプリングした信号を
交互に２系統に振り分けて出力するサンプリング部と、
上記サンプリング部の出力系統のうち一方の系統の信号
を受けて、１Ｈ期間分の上記信号を順次桁送りして記憶
する第１の記憶部と、上記サンプリング部の出力系統の
うち他方の系統の信号を受けて、１．５Ｈ期間分の上記
信号を順次桁送りして記憶する第２の記憶部と、上記第
１の記憶部が記憶している１Ｈ期間分の信号と、上記第
２の記憶部が記憶している１．５Ｈ期間分の信号のうち
早く記憶した側の１Ｈ期間分の信号とを、クロック信号
に基づいて０．５Ｈ期間ごとに交互に選択して出力する
スイッチ部とを備えて、０．５Ｈ期間ごとに上記奇数番
目，偶数番目の水平ラインにつながるゲートバスライン
を交互に活性化して、上記スイッチ部が出力する信号を
上記ソースバスラインを介して各画素に伝えるようにし
ているので、良好な水平解像度を維持できる上、簡単な
回路構成でもって、液晶表示素子の開口率を低下させる
ことなくデルタ配列のＴＦＴ−ＬＣＤを駆動することが
できる。

【図面の簡単な説明】

【図１】　　この発明の一実施例のＴＦＴ−ＬＣＤの駆
動回路の構成を示すブロック図である。

【図２】　　上記駆動回路の動作タイミングを示す図で
ある。

【図３】　　上記駆動回路の動作タイミングを示す図で
ある。

【図４】　　上記駆動回路の動作を説明する図である。

【図５】　　上記駆動回路の動作を説明する図である。

【図６】　　一般的なデルタ配列のＴＦＴ−ＬＣＤを示
す図である。

【符号の説明】

３　　画素電極 ４　　ＴＦＴ（薄膜トランジスタ） ７　　ソースバスライン ８　　ゲートバスライン ９ａ，９ｂ　　アナログシフトレジスタ１０ａ，１０ｂ
　　サンプラ １１　　アナログスイッチ １２　　ソースドライバ １３，１４　　ゲートドライバ １００　　ＴＦＴ−ＬＣＤ １０１　　駆動回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マトリクス状の画素アレイを構成する
   奇数番目と偶数番目の水平ラインを水平方向に半画素分
   だけずらして配置し、水平方向に延びるゲートバスライ
   ンを上記水平ライン内の各画素に接続する一方、垂直方
   向に延びるソースバスラインを上記奇数番目，偶数番目
   の水平ラインの半画素分だけずれた画素に交互に接続し
   てなるＴＦＴ−ＬＣＤの駆動回路であって、入力された
   映像信号をクロック信号に基づいて１水平走査期間内に
   複数回サンプリングして、サンプリングした信号を交互
   に２系統に振り分けて出力するサンプリング部と、上記
   サンプリング部の出力系統のうち一方の系統の信号を受
   けて、１水平走査期間分の上記信号を順次桁送りして記
   憶する第１の記憶部と、上記サンプリング部の出力系統
   のうち他方の系統の信号を受けて、１．５水平走査期間
   分の上記信号を順次桁送りして記憶する第２の記憶部と
   、上記第１の記憶部が記憶している１水平走査期間分の
   信号と、上記第２の記憶部が記憶している１．５水平走
   査期間分の信号のうち早く記憶した側の１水平走査期間
   分の信号とを、クロック信号に基づいて０．５水平走査
   期間ごとに交互に選択して出力するスイッチ部とを備え
   て、０．５水平走査期間ごとに上記奇数番目，偶数番目
   の水平ラインにつながるゲートバスラインを交互に活性
   化して、上記スイッチ部が出力する信号を上記ソースバ
   スラインを介して各画素に伝えるようにしたことを特徴
   とするＴＦＴ−ＬＣＤの駆動回路。