JPH04267674A - パターン合成符号化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパターンを合成してＭ２
Ｒ　符号化する際に使用するパターン合成符号化方式に
関するものである。

【０００２】一般に、パターン合成の際にはメモリ上で
合成しているので、処理に時間がかかり、合成結果を格
納しておく余分なメモリ領域が必要となる。そこで、処
理速度の高速化、メモリ容量の削減を図ることが必要で
ある。

【０００３】

【従来の技術】図４は従来例の構成図であるが、本発明
の従来例に関係する部分のみを示している。

【０００４】図において、図示しないメインメモリ内に
ある、メインメモリ領域１の中のパターンＡ　領域部分
１１にパターンＡ　が、パターンＢ　領域部分１２にパ
ターンＢ　がそれぞれ格納さている。なお、これらの領
域部分は、例えば６４〜１２８　Ｋ　バイト程度の容量
がある。

【０００５】そして、図示しないＣＰＵ　を用いて、パ
ターンＡ　，パターンＢ　のデータのうち、同一アドレ
スのデータを交互に読み出して、合成パターン領域１３
の対応するアドレスに順次、重ね合わせて書き込んでい
く。

【０００６】これにより、合成パターン領域に図４に示
す様な合成パターンの（Ａ　＋Ｂ　）が書き込まれる。 次に、この合成パターンを符号化ＬＳＩ　２に加えてＭ
２Ｒ　符号化する。

【０００７】周知の様に、Ｍ２Ｒ　符号化は画像データ
の垂直方向の相関に着目して、符号化するライン（　以
下、符号化ラインと云う）を、１つ手前のライン（以下
，参照ラインと云う）と比較しながら符号化を進める。

【０００８】ただし、最初の１ライン目はその直前に仮
想的な全白のラインがあるものとして二次元符号化する
。さて、符号化ＬＳＩ　２は上記の合成パターンを１ラ
インずつ読み出して、符号化ラインと参照ラインを相互
に比較しながら符号化を行う。

【０００９】これにより、情報を、例えば　１／２０　
〜　１／３０　に圧縮して、メインメモリ領域１の中の
符号データ領域１４の中の対応するアドレスに順次、書
き込む。

【００１０】

【発明が解決しようとする課題】ここで、上記の様に、
２つのパターンの合成はメインメモリ上の合成パターン
領域でソフト的に論理和を取って合成パターンを得てい
る。

【００１１】この為、メインメモリ領域からデータを読
み出し、合成パターン領域へ書込み、論理和を取る処理
などが、図示しないＣＰＵ　によってソフト的に行われ
るので合成に時間がかかる（　例えば、約７００　Ｋ　
バイトの合成に数秒かかる）。

【００１２】また、合成パターンを格納しておく合成パ
ターン領域が必要となると云う２つの問題がある。本発
明は処理速度の高速化、メモリ容量の削減を図る事を目
的とする。

【００１３】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図中、２はパターンＡとパターンＢとを
合成した後、符号化ラインのデータを参照ラインのデー
タと比較しながらＭ２　Ｒ符号化する符号化ＬＳＩであ
る。

【００１４】また、３，４は該パターンＡ，パターンＢ
のうちの所定ライン分のデータが書き込まれる第１，第
２のメモリ部分で、６は論理和部分である。更に、５は
第３のメモリ部分で、７はアクセス制御部分である。

【００１５】そして、該アクセス制御部分は該符号化Ｌ
ＳＩが送出したアドレスが、先頭アドレスを基準として
ｎライン分（ｎは正の整数）のデータバイト数以下であ
ることを検出した時、またはｎライン分以下のアドレス
を連続して検出した後は、該送出したアドレスを該第１
，第２，第３のメモリに印加して、該第１，第２のメモ
リからそれぞれ、印加アドレスに対応するデータを読み
出し、該論理和部分で該第１，第２のメモリから読み出
したデータの合成データを生成した後、該合成データを
該第３のメモリの印加アドレスに対応する部分に書き込
むと共に、該符号化ＬＳＩに印加するが、しかし、該先
頭アドレスを基準としてｎライン分のデータバイト数以
上であることを検出した時、該送出したアドレスを該第
３のメモリに印加して、該第３のメモリから印加アドレ
スに対応する合成データを読み出して該符号化ＬＳＩに
印加する様にした。

【００１６】

【作用】本発明は図示しないメインメモリと符号化ＬＳ
Ｉ　との間に、パターンＡ，　Ｂのうちの所定ライン分
のデータを格納する第１，第２のメモリと、２つのメモ
リから読み出されたラインのデータについて、ハード的
に論理和を取る論理和部分を設ける。

【００１７】また、論理和部分の出力を参照ラインのデ
ータとして書き込む第３のメモリと、アクセス制御部分
を設ける。さて、符号化ＬＳＩ　はアドレスを送出して
、対応するメモリから読み出した符号化ラインのデータ
と、一つ手前の参照ラインのデータを取り込んで、比較
しながら　Ｍ２Ｒ符号化していく。

【００１８】この時、該アクセス制御部分は、送出した
アドレスが、先頭アドレスを基準としてｎライン分のデ
ータバイト数以下の時、またはｎライン分以下のアドレ
スを連続して検出した後、このアドレスを読み出しアド
レスとして該第１，第２のメモリに、書き込みアドレス
として該第３のメモリに印加する。

【００１９】これにより、第１，第２のメモリから読み
出されたラインのデータが合成されて、合成データとし
て第３のメモリの同じアドレスの部分に書き込まれると
共に、符号化ＬＳＩ　に符号化ラインのデータ，　また
は参照ラインのデータとして取り込まれる。

【００２０】しかし、データバイト数以上であることを
検出した時、送出したアドレスを読み出しアドレスとし
て第３のメモリに印加する。これは、第１，第２のメモ
リに書き込まれていた所定ラインのデータ（以下、メモ
リブロックと云う）　の処理が終了すれば、一画面中の
次の未処理のメモリブロックに更新して処理を続行しな
ければならない。

【００２１】この為、符号化ラインのデータは第１，第
２のメモリから読み出されたデータから生成し、参照ラ
インのデータは第３のメモリから取り出すので、メモリ
ブロック切替後も正しい符号化が行われる。

【００２２】即ち、パターンの合成はハード的に行われ
るので読み出し、書き込みなどの処理が不要になると共
に、合成パターンの格納する合成パターン領域がなくな
る為処理速度の高速化、メモリ容量の削減が図られる。

【００２３】

【実施例】図２は本発明の実施例の構成図、図３は図２
中のメモリからの読み出し／書込み説明図で、（ａ）　
はアドレス制御説明図である。

【００２４】なお、図３の（ａ）　は読み出し／　書込
み説明図の為に図２の中の　ＯＲ　回路は省略してある
。ここで、メモリＡ　は第１のメモリ３の構成部分、メ
モリＢ　は第２のメモリ４の構成部分、メモリＣは第３
のメモリ５の構成部分、アドレス比較器７１，　ゲート
部分７２，　７３はアクセス制御部分７の構成部分を示
す。

【００２５】また、全図を通じて同一符号は同一対象物
を示す。以下、ｎ＝２として、図３を参照して図２の動
作を説明する。なお、説明を簡単化する為に符号化ＬＳ
Ｉ　からのアドレスで１ライン分のデータがメモリから
読み出され、メモリに書き込まれるとする。

【００２６】先ず、図２中の制御レジスタ８１はメモリ
Ａ　及びメモリＢ　を使用か、メモリＡ　またはメモリ
Ｂ　を使用するかを指定する為のもので、外部よりのデ
ータとアドレスにより指定する。しかし、本発明の様に
パターン合成が必要な場合には両方を使用する指定を行
う。

【００２７】また、アドレスカウンタ８２はメモリ　Ａ
，　メモリ　Ｂに読み出しアドレスを送出する為に使用
し、後述するＤＭＡ　要求に対するメモリＡ，メモリＢ
　への応答信号を用いてアドレスカウンタを歩進する。

【００２８】また、図示しないメインメモリ内のメイン
メモリ領域に格納されている、パターンＡ　及びパター
ンＢ　のメモリＡ　及びメモリＢへのデータ転送は図示
しないＤＭＡ　コントローラにより欠きの様に行われる
とする。

【００２９】即ち、メモリＡ　がＤＭＡ　コントローラ
に対してＤＭＡ　を希望する旨のＤＭＡ　要求（　以下
、ＤＲＥＱＡ　と省略する）　を送出すると、ＤＭＡ　
コントローラはメモリＡ　に応答信号（　以下、ＤＡＣ
ＫＡ　と省略する）　とパターンＡ　のラインのデータ
をメインメモリから転送する。

【００３０】そこで、メモリＡ　はアドレスカウンタ８
２からのアドレスに対応する部分に格納する。これを繰
り返すことで、パターンＡ　の所定ライン分のデータ（
メモリ容量上、一画面全部ではない）がメモリＡ　に書
き込まれる。

【００３１】メモリＢ　も上記と同様な手順でパターン
Ｂ　の所定ラインのデータを書き込む。この時、図３の
（ｂ）　に示す様に、メモリＡ，　　メモリＢ　の両方
が、例えば１００　ライン目までパターンのデータが書
き込まれたとする。

【００３２】なお、各ラインが複数バイトのデータで構
成されており、それぞれに連続したアドレスが割り付け
られている。さて、図３の（ａ）　に示す様に、符号化
ＬＳＩ　が１ライン目のアドレスと読み出し信号を送出
すると、前者がアドレス比較器７１とメモリＡ，　Ｂ，
　Ｃ　に印加される。

【００３３】ここで、アドレス比較器には、例えばＲＯ
Ｍ　を内蔵し、このＲＯＭ　には印加されたアドレスが
、アドレス０番地を基点として２ライン分のデータバイ
ト数以下（例えば、１０２４番地以下）　、または、２
ライン分以下のアドレスが連続する場合には、ゲート部
分７２をオン、ゲート部分７３をオフに固定して、１０
０　ライン目の処理が終了するまで保持し、処理が終了
した時に解除する。

【００３４】しかし、処理開始直後に印加されたアドレ
スが、２ライン分のデータバイト数以上の時はゲート部
分　７２　をオフ、ゲート部分　７３をオンにする信号
を送出する様なテーブルが書き込まれている。

【００３５】そこで、アドレス比較器７１は上記のＲＯ
Ｍ　を利用して、入力したアドレスが１ライン目の時は
ゲート部分　７２　をオンにし、ゲート部分　７３　を
オフにする信号を送出する。

【００３６】これにより、読み出し信号がメモリＡ，　
Ｂの出力可（ＯＥ）端子に印加し、これら２つのメモリ
から対応するデータが読み出され、図２の　ＯＲ　回路
６１で論理和が取られ、合成データとしてメモリＣ　と
符号化ＬＳＩ　２に加えられる。

【００３７】メモリＣ　では読み出し信号が書込可（Ｗ
Ｅ）端子に加えられるので、図３の（ｂ）　の右側に示
す様に、メモリＡ，　Ｂの読み出しアドレスと同じアド
レスに対応する部分に１ライン目の合成データが書き込
まれる。

【００３８】また、符号化ＬＳＩ　２は入力した１ライ
ン目の合成データを符号化データとして、全白の参照ラ
インと比較しながら符号化して符号データを得るが、こ
の符号データは図２に示す様に図示しないメインメモリ
内の符号データ領域に書き込まれる。

【００３９】次に、符号化ＬＳＩ　は２ライン目のアド
レスと読み出し信号を送出する。アドレス比較器７１は
上記と同様に読み出し信号をメモリＡ，　Ｂの（ＯＥ）
端子に印加する。

【００４０】そこで、符号化ＬＳＩ　はメモリＡ，　Ｂ
から２ライン目のデータを読み出した後、これらのデー
タをＯＲ回路６１で論理和を取って合成データとし、メ
モリＣ　の２ライン目に書き込ませると共に、符号化ラ
インのデータとして取り込む。

【００４１】再び、符号化ＬＳＩ　は１ライン目のアド
レスと読み出し信号を送出して、上記と同様にメモリＡ
，　Ｂから１ライン目のデータを読み出し、論理和を取
った合成データを参照ラインのデータとして取込む。

【００４２】そして、符号化ラインのデータと参照ライ
ンのデータとから符号化データを得る。ここで、２ライ
ン目の処理の場合、符号化ＬＳＩ　から出力されるアド
レスは、２ライン分のデータバイト数以下が連続するた
め、メモリＡ，　Ｂ　　からの読み出し，　メモリＣ　
への書込み動作に固定することにより、３ライン目以降
の処理を継続して行うことができ、１００　ライン目の
処理が終了した時に解除される。

【００４３】この様に、上記の処理を繰り返して１００
　ライン目が終了すれば、同じパターンＡ，Ｂ　のうち
の未処理の部分をメモリ　Ａ，　Ｂ　に書込み、データ
ブロックの切替えを行う。なお、メモリＣ　にはデータ
ブロック切替え前の１００　ライン分の合成データが書
き込まれている。

【００４４】さて、符号化ＬＳＩ　２は１ライン目のア
ドレスと読み出し信号を送出する。アドレス比較器７１
は上記と同様にゲート部分７２をオン、ゲート部分７３
をオフにして、読み出し信号をメモリＡ，　Ｂ，Ｃ　に
印加する。

【００４５】そこで、メモリＡ，　Ｂから上記と同様に
１ライン目のデータが読み出され、合成されて、合成デ
ータがメモリＣ　の１ライン目に書き込まれると共に、
符号化データとして符号化ＬＳＩ　に取り込まれる。

【００４６】次に、符号化ＬＳＩ　は１００　ライン目
のアドレスと読み出し信号を送出する。アドレス比較器
７１はアドレスが２ライン分のデータバイト数以上ある
ので、ゲート部分７２をオフ、ゲート部分７３をオンに
して読み出し信号をメモリＣ　に印加する。

【００４７】そこで、１００　ライン目のアドレスがメ
モリＣ　に印加され、このメモリからデータブロック切
替え前の１００　ライン目の合成データが読み出され、
参照データとして符号化ＬＳＩ　に取り込まれる。これ
により、符号化が正しく行われる。

【００４８】なお、２ライン目以降は上記と同様にメモ
リＡ，　Ｂのデータを用いて符号化が行われると共に、
合成データがメモリＣ　に順次、書き込まれる。即ち、
パターンの合成はハード的に行われるので読み出し，書
き込みなどの処理が不要になると共に、合成パターンの
格納する合成パターン領域がなくなる為処理速度の高速
化、メモリ容量の削減が図られる。

【００４９】

【発明の効果】以上詳細に説明した様に本発明によれば
、処理速度の高速化、メモリ容量の削減を図れると云う
効果がある。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の実施例の構成図である。

【図３】図２中のメモリからの読み出し／書込み説明図
で、（ａ）　はアドレス制御説明図である。

【図４】従来例の構成図であるが、本発明の従来例に関
係する部分のみを示している。

【符号の説明】

２　　符号化ＬＳＩ ３　　第１のメモリ ４　　第２のメモリ ５　　第３のメモリ ６　　論理和部分 ７　　アクセス制御部分

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　パターンＡとパターンＢとを合成した
   後、符号化ＬＳＩ（２）で符号化ラインのデータを参照
   ラインのデータと比較しながらＭ２　Ｒ符号化するパタ
   ーン合成符号化方式において、該パターンＡ，パターン
   Ｂのうちの所定ライン分のデータが書き込まれる第１，
   第２のメモリ部分（３，　４）と、論理和部分（６）　
   と、第３のメモリ部分（５）　と、アクセス制御部分（
   ７）　とを設け、該アクセス制御部分は該符号化ＬＳＩ
   が送出したアドレスが、先頭アドレスを基準としてｎラ
   イン分（ｎは正の整数）のデータバイト数以下であるこ
   とを検出した時、またはｎライン分以下のアドレスを連
   続して検出した後は、該送出したアドレスを該第１，第
   ２，第３のメモリに印加して、該第１，第２のメモリか
   らそれぞれ、印加アドレスに対応するデータを読み出し
   、該論理和部分で該第１，第２のメモリから読み出した
   データの合成データを生成した後、該合成データを該第
   ３のメモリの印加アドレスに対応する部分に書き込むと
   共に、該符号化ＬＳＩに印加するが、しかし、該先頭ア
   ドレスを基準としてｎライン分のデータバイト数以上で
   あることを検出した時、該送出したアドレスを該第３の
   メモリに印加して、該第３のメモリから印加アドレスに
   対応する合成データを読み出して該符号化ＬＳＩに印加
   する様にしたことを特徴とするパターン合成符号化方式
   。