JPH04259143A - セルトラヒック監視装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パケット通信に利用す
る。本発明はパケット通信網の中で転送されるセル（こ
の明細書では固定長のパケットを「セル」という）のト
ラヒックを監視する技術に関する。

【０００２】本発明は、あらかじめ契約されたトラヒッ
クを越えてセルが送信されたときに、契約違反としてそ
のセルを廃棄するポリシング（Ｐｏｌｉｃｉｎｇ，警察
行為）に利用する。

【０００３】

【従来の技術】パケット通信網では、一つの中継点に一
時に多数のセルが集中的に到来すると円滑な運用ができ
なくなる。このためパケット通信網を運用する通信業者
は利用者との契約の中で、■　　利用者は連続するｍセ
ル時間内にｎ個のセルを越えてセルの送信をしないこと
、■　　通信業者はこれに違反して送信されたセルを廃
棄することを利用契約の条件とすることが行われる。た
とえばｍ＝５、ｎ＝３とすると、連続する５セル時間内
に３セルまで送信できるが、これを越えてセルを送信す
るとそのセルは廃棄されることになる。このための監視
および廃棄はポリシングといわれ、パケット通信網の入
口で自動的にかつ継続的に実行される。

【０００４】図３は従来例装置のブロック構成図である
。この回路は本願出願人から特許出願（特願平２−１３
０４６４号、本願出願時において未公開）されている。 上記図４に示す回路は、連続する５セル時間に３セルま
で送信できるが４セル以上は許されないように監視する
回路である。

【０００５】図３では端子１に被監視信号が入力する。 セル検出回路２はこの被監視信号に同期しその信号中に
有効セルがあると検出出力を送出する。遅延回路３はこ
の検出出力を入力とし、この遅延回路３はシフトレジス
タにより構成され、図外のクロック信号により１セル時
間毎に１段ずつ図の右方向にシフトされる。すなわちこ
の遅延回路３はその入力がｍセル時間後に遅延出力に送
出される。アップダウン・カウンタ４の加算入力にはセ
ル検出回路２の検出出力が入力し、その減算入力には前
記遅延回路３の遅延出力が入力する。閾値保持回路５は
契約により設定された閾値ｎを保持する。この閾値ｎと
上記アップダウン・カウンタ４の内容Ｄとを比較し、Ｄ
　　＞　　ｎ ならば禁止出力を端子７に送出する。この禁止出力によ
り図外の装置でそのセルは廃棄される。

【０００６】このように構成された回路ではアップダウ
ン・カウンタ４には、過去のｍセル時間に検出されたセ
ルの数が記憶されることになり、これが設定された閾値
ｎを越えると禁止出力が端子７に送出される。端子７に
禁止出力が送出されると、図外の回路で伝送路上でいま
検出されたセルは廃棄される。そのセルは廃棄されたの
であるから、遅延回路３の第一段の値は判定出力により
クリアされる。

【０００７】上の説明ではわかり易いように例えばｍが
５でｎが３としたが、実用的には例えばｍは数千であり
ｎは数個ないし数十個である。

【０００８】もっとも図３はこのセルトラヒック監視装
置をわかり易いようにハードウエアの構成で説明したが
、実用的にはこれと同等の回路をマイクロ・プロセッサ
の中に組み込み、プログラム制御により遅延回路３およ
びアップダウン・カウンタ４に相当するメモリ領域の内
容を書き換えて実行できるように構成される。しかもマ
イクロ・プロセッサ制御による構成では、一つのチャネ
ルだけでなく、複数のチャネルもしくはバーチャルパス
（仮想のパス）について一つのプロセッサを共通に利用
してこのようなセルトラヒック監視装置を構成すること
ができる。その場合には、時分割多重された多数のセル
についてそのバーチャルパス毎にセルのヘッダ（または
タグ）にバーチャルパス番号（この明細書では、ＶＰＩ
（Ｖｉｒｔｕａｌ　Ｐａｔｈ　Ｉｄｅｎｔｉｆｉｅｒ）
という）が付され、このＶＰＩを識別してＶＰＩ毎に監
視を行う構成とすることができる。さらにこの場合に、
そのプログラム制御用のソフトウエアを工夫するだけで
、ＶＰＩ毎に異なる契約条件、例えば上述のｍの値ｎの
値などを個別の条件に設定することができる。これも本
願出願人の先願（特願平２−３１９７３５号、本願出願
時において未公開）で開示した。

【０００９】

【発明が解決しようとする課題】このように多数のＶＰ
Ｉについて時分割多重された多重信号について、一つの
装置でＶＰＩ毎のセルトラヒック監視を実行すると、利
用者の回線毎にセルトラヒック監視装置を設ける必要が
なく、多重化された信号通路に一つだけまとめてセルト
ラヒック監視装置を設置すればよいのできわめて経済的
であるが、ここで発明者らは次のような問題に遭遇した
。

【００１０】すなわち、時分割多重された信号でセルト
ラヒック監視を行うと、各回線利用者はその端末で上述
の契約条件に適合するように正しくセルを送信している
場合にも、複数の回線について時分割多重を行うと多重
化の際に信号の待ち合わせがあるから、契約条件に違反
して送信されたものとしてセルが廃棄されてしまうこと
がある。

【００１１】一般に、複数のディジタル信号の多重には
その多重回路にＦＩＦＯ（ｆｉｒｓｔ　ｉｎｆｉｒｓｔ
　ｏｕｔ，　先入れ先出し）メモリをバッファ回路とし
て用い、多数の低速度の入力回線から短い時間に一斉に
セルが入力しても、これをバッファ回路に一時蓄積して
おき、多重出力側の高速度のクロック信号にしたがって
このバッファ回路の内容を読み出して多重を行う。この
ときに個々のセルはバッファ内で待ち合わせることが必
要である。したがって一つの利用者の回線についてみる
と、多重された信号上では必ずしもその利用者のセル時
間間隔は送信した時間間隔になっていない。つまり、多
重化された信号から一つのＶＰＩに着目して、そのセル
を検出しその発生について上述の従来例回路で説明した
監視を行うと、利用者の回線では契約条件に合致してい
たにもかかわらず、監視点では合致しない場合が生じる
ことになる。

【００１２】本発明はこの問題を解決するもので、多重
信号の段階でＶＰＩ毎にセルトラヒックの監視を行って
も、回線利用者がその端末回線で契約条件を満足するよ
うにセル送信を行っている場合には、セルが廃棄される
ことがないセルトラヒック監視装置を提供することを目
的とする。

【００１３】

【課題を解決するための手段】本発明は、被監視信号が
多重信号でありその中の当該ＶＰＩを識別してそのＶＰ
Ｉのセルについてセルトラヒックを監視する装置におい
て、監視の本来の条件がｍセル時間にｎセルを越えない
ことであるときに、これを定数ｋ倍してｋ×ｍセル時間
にｋ×ｎセルを越えないものと置き換え、さらに、ｋ×
ｍセル時間を当該ＶＰＩセルの送信端末から監視点まで
の相対遅延時間をｍｊと設定して、上記ｋ×ｍセル時間
をｋ×ｍ−ｍｊセル時間に短縮して、ｋ×ｍ−ｍｊセル
時間内にｋ×ｎセルを越えないと監視条件を緩やかにす
るものである。

【００１４】ここにｋは自然数であり、最も小さい場合
ｋ＝１もあり得るが、ｋ×ｍ−ｍｊ≧ｋ×ｎであるよう
なｋを選ばなければならない。

【００１５】相対遅延時間とは、端末から監視点までに
伝送路により、すべてのセルに等しく物理的に生じる遅
延時間を無視した遅延時間である。

【００１６】すなわち本発明は、複数のＶＰＩの異なる
セルが多重された多重信号を被監視信号として、この多
重信号を入力とするＶＰＩ識別回路を備え、設定された
条件が当該ＶＰＩの多重前の値として設定された条件が
ｍセル時間内にｎ個を越えない（ｍ、ｎは自然数であり
、ｍ＞ｎ）であるセルトラヒック監視装置において、前
記ＶＰＩ識別回路で識別されたセル数がｋ×ｍセル時間
内にｋ×ｎ個を越えた（ｋは自然数）ときにそのセルを
廃棄するための判定出力を送出する手段をＶＰＩ毎に備
え、前記多重信号の当該ＶＰＩについて前記ＶＰＩ識別
回路までにセルに生じる相対遅延時間をｍｊとするとき
、前記判定出力を送出する手段におけるｋ×ｍセル時間
はｋ×ｍ−ｍｊセル時間まで短縮されることを特徴とす
る。

【００１７】

【作用】いま利用者との契約条件が、ｍセル時間にｎセ
ルを越えないという契約条件であるとき、複数のＶＰＩ
について多重するために待ち合わせが生じて、監視点で
は契約条件を満足しなくなったとすると、そのときの待
ち合わせ時間は、最大待ち合わせ時間ｍｊとして設定で
きる。

【００１８】いまｍ＞ｍｊであるときには、ｎセルを越
えないという時間をｍからｍ−ｍｊに短縮して、ｍ−ｍ
ｊセル時間の間にｎセルを越えないという監視を行うこ
とにより、個々の送信点で契約条件を満足して送信して
いる場合にこれが誤って廃棄されてしまうことはなくな
る。しかし、これでは違反していないものを誤って廃棄
されてしまうことはなくなるが、許容しすぎてしまい本
来なら廃棄すべきところを廃棄しない場合が出てしまう
可能性がある。いまｍセルのｋ区間についてセルが連続
している場合にはこのｋ区間についてセルの最大待ち合
わせ時間は最初の区間だけで考えればよいから、ｋ×ｍ
セル時間にｋ×ｎセルを越えないという条件で監視を行
い、このｋ×ｍセル時間という時間をｋ×ｍ−ｍｊセル
時間に短縮すれば十分である。ただしこのｋ×ｍ−ｍｊ
セル時間に送信されたセルがｋ×ｎ個存在し得ることが
必要であるから、ｋ×ｍ−ｍｊ≧ｋ×ｎであるようなｋ
を選ばなければならない。

【００１９】これがｍ＜ｍｊの場合には一つのｍセル時
間だけで考えることはできないが、ｍセル時間をｋ回重
ねた連続するｋ×ｍセル時間について、そのときｋ×ｍ
−ｍｊが負にならないようなｋを設定すればよい。この
場合にもこのｋ×ｍ−ｍｊセル時間にｋ×ｎ個のセルが
入る可能性があるから、ｋ×ｍ−ｍｊ≧ｋ×ｎであるよ
うなｋを選ばなければならない。

【００２０】

【実施例】図１は本発明第一実施例装置のブロック構成
図である。この装置は多数のＶＰＩの異なるセルが時分
割多重された多重信号通路に接続される。この多重信号
が被監視信号である。端子１１はこの多重信号通路の入
力であり、端子２１はその出力である。端子１１および
同２１の間には廃棄制御回路２０が接続されて、各ＶＰ
Ｉ毎に契約条件に違反するセルの通過を禁止し、すなわ
ちセル廃棄を行う回路である。

【００２１】図１に示す回路はブロック２７を除いて考
えると、複数のＶＰＩの異なるセルが多重された多重信
号を被監視信号として、この多重信号を入力とするＶＰ
Ｉ識別回路１２を備え、設定された条件が当該ＶＰＩの
多重前の値として設定された条件がｍセル時間内にｎ個
を越えないであり、前記ＶＰＩ識別回路１２で識別され
たセル数がｋ×ｍセル時間内にｋ×ｎ個を越えた（ｋは
自然数）ときにそのセルを廃棄するための判定出力を送
出する手段を備えた回路である。すなわち図１の回路か
らブロック２７を除外すると、上述の図３で説明した従
来例装置と同等である。ただしこの図３の従来例装置は
監視条件がｍセル時間にｎセルを越えないとするもので
あったが、この図１の装置は監視条件がｋ×ｍセル時間
にｋ×ｎセルを越えないとするものである。閾値保持回
路１５には閾値としｋ×ｎが保持され、カウンタ制御回
路１３はカウンタ１４にｋ×ｍセル時間毎のＶＰＩ識別
回路１２の識別出力を累積計数する。比較判定回路１６
はこのカウンタ１４の内容と閾値とを比較して、カウン
タ１４の内容が閾値を越えていれば違反として判定出力
を廃棄制御回路２０に送出する。

【００２２】ここで図１の装置は、端子１１で示す監視
点までに当該セルに生じる相対遅延をｍｊと定義し、演
算回路２７はセルクロック信号を取込み、ｋ×ｍ−ｍｊ
セル時間毎に出力を送出する回路である。カウンタ制御
回路１３はこの出力にしたがって過去ｋ×ｍ−ｍｊセル
時間のＶＰＩ識別回路１２の出力をカウンタ１４に計数
する。つまり、本来ならｋ×ｍセル時間にｋ×ｎセルを
越えないことを監視すればよいところを、監視の時間を
ｍｊだけ短縮してｋ×ｍ−ｍｊセル時間にｋ×ｎセルを
越えないことを監視している。

【００２３】ここで図２により時間関係を説明する。図
２の上段はｍ＞ｍｊの場合であり、端末における周期ｍ
セル時間は監視点で待ち合わせによりジッタｍｊが生じ
てｍ−ｍｊになったことを示す。このｍ−ｍｊの中にｎ
セルがあれば条件に合致しているものとみなしセル廃棄
をしない。これがｋの区間について連続するならジッタ
ｍｊは最初の区間だけ考慮すればよいからｋ×ｍ−ｍｊ
セル時間にｋ×ｎセルを越えないとすればよい。

【００２４】図２の下段はｍ＜ｍｊの場合であり、この
場合には一つのｍセル時間で考えることはできないから
ｋ倍して、ｋ×ｍの区間にｋ×ｎセルを越えないとする
条件で考える。ジッタｍｊだけ短縮された時間はｋ×ｍ
−ｍｊであり、この中でｋ×ｎセルをこえないとする条
件に緩和することを示す。

【００２５】図１に示す装置は、ハードウエアのブロッ
ク構成図として説明されているが、この構成は、特許請
求の範囲に記載の論理を実行する一つのプログラム制御
回路、メモリ領域、そのプログラム制御回路を制御する
ソフトウエア、および信号通路とのインタフエースによ
り実現することができる。すなわち図１のＡ−Ａから下
の部分を一つのプログラム制御回路およびメモリで置き
換えた構成とすることができる。その場合に閾値および
累積加算された値などは複数のＶＰＩについてメモリ領
域に設定されたテーブルに保持することができ、プログ
ラム制御回路として十分高速度のものを利用して、複数
のＶＰＩについて時系列的に処理を実行することができ
る。

【００２６】

【発明の効果】以上説明したように、本発明によれば、
セルが多重された後の多重信号通路でＶＰＩ毎に個別の
セルトラヒック監視を行っても、多重のための待ち合わ
せにより監視点のセル配列が送信点の時間配列と違って
いる場合にも、これを契約条件違反として廃棄するよう
な誤った制御を行うことはなくなる。また、本発明では
空セルを検出したときに貯金を零にリセットするから、
起こり得ない時間配列にまで違反がなかったものとして
許容するようなことはなくなる。

【００２７】本発明により、セルトラヒック監視装置を
多数のＶＰＩについて共通化し、多重信号通路で監視を
実行することができるようになるから、装置を各端末毎
に個別に設ける場合にくらべて著しく経済化される。

【図面の簡単な説明】

【図１】　　本発明一実施例装置のブロック構成図。

【図２】　　時間関係の説明図。

【図３】　　従来例装置のブロック構成図。

【符号の説明】

１１　　被監視信号が入力する端子 １２　　ＶＰＩ識別回路 １３　　カウンタ制御回路 １４　　カウンタ １５　　閾値保持回路 １６　　比較判定回路 １７　　レジスタ １８　　加算回路 ２０　　廃棄制御回路 ２１　　多重信号が出力する端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数のバーチャルパス番号（以下ＶＰ
   Ｉ（Ｖｉｒｔｕａｌ　Ｐａｔｈ　Ｉｄｅｎｔｉｆｉｅｒ
   ）という）の異なるセルが多重された多重信号を被監視
   信号として、この多重信号を入力とするＶＰＩ識別回路
   を備え、設定された条件が当該ＶＰＩの多重前の値とし
   て設定された条件がｍセル時間内にｎ個を越えない（ｍ
   、ｎは自然数であり、ｍ＞ｎ）である セルトラヒック監視装置において、前記ＶＰＩ識別回路
   で識別されたセル数がｋ×ｍセル時間内にｋ×ｎ個を越
   えた（ｋは自然数）ときにそのセルを廃棄するための判
   定出力を送出する手段をＶＰＩ毎に備え、前記多重信号
   の当該ＶＰＩについて前記ＶＰＩ識別回路までにセルに
   生じる相対遅延時間をｍｊとするとき、前記判定出力を
   送出する手段におけるｋ×ｍセル時間はｋ×ｍ−ｍｊセ
   ル時間まで短縮されたことを特徴とするセルトラヒック
   監視装置。ただしｋ×ｍ−ｍｊ≧ｋ×ｎであるようにｋ
   が選ばれるものとする。