JPH04257925A - 知識推論処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、知識推論処理装置に関
する。

【０００２】

【従来の技術とその課題】「もし…であるならば…であ
る」　　というＩＦ…ＴＨＥＮ…　　の形にて構成され
る知識ベースの集合に基づき推論処理を行う推論処理装
置では、例えば日付、個人名等の名詞に関するデータ、
いわゆる事象データが格納されるワーキングメモリ、及
びＩＦ…ＴＨＥＮ…　　から構成される文章である、い
わゆるルールが格納されているルールメモリは、それぞ
れ一つしか使用されていない。したがって、一つの推論
処理装置においては一つの類に関するルールしか含まれ
ておらず、現在格納されている上記ルールでは処理でき
ない異なる類におけるルールについて推論処理を実行す
るような場合には、従来ルールメモリに記憶されている
ルールを変更するか、あるいはルールメモリ自体を変更
しなければならないという問題点があった。

【０００３】本発明はこのような問題点を解決するため
になされたもので、異なる類のルールの推論処理を行う
場合にルールメモリの記憶データの変更、ルールメモリ
自体の変更を必要としない推論処理装置を提供すること
を目的とする。

【０００４】

【課題を解決するための手段】本発明は、条件文と結論
文とから構成されるルールと外部より与えられる事実デ
ータとの照合を行い推論処理を行う知識推論処理装置に
おいて、複数の上記ルールから構成される複数組のルー
ルセットを有する記憶部と、上記複数組のルールセット
より所望のルールを読み出すためルールセットを選択し
選択したルールセットより上記所望のルールを指定する
アドレス信号を発生し上記記憶部へアクセスする制御部
と、を備えたことを特徴とする。

【０００５】

【作用】記憶部には、類の異なる推論処理が実行可能な
ように複数組のルールセットが格納され、制御部は実行
する推論処理に適するルールが格納されているルールセ
ットを上記記憶部より選択し、選択したルールセット内
の所望のルールから読み出すように該所望のルールを指
定するアドレス信号を送出する。このように記憶部及び
制御部は、類が異なる推論処理を行う場合でも記憶して
いるルールの変更、メモリ自体の変更を必要としないよ
うに作用する。

【０００６】

【実施例】本発明の推論処理装置の一実施例を示す図１
において、ルールメモリ部５は、複数の異なる類におけ
るルールの推論処理を可能とするため、ある類の推論処
理に必要な複数のルールから構成されるルールセットを
各類毎に設けている。即ち、ルールメモリ部５は、図２
あるいは図５に示すようにある類、例えば“動物”に関
する推論処理に必要なルールからなるルールセット０、
同様にルールセット０とは類の異なる、例えば“哺乳類
”に関する推論処理に必要なルールの集合であるルール
セット１、…というように複数のルールセットより構成
される。尚、ルールメモリ部５は、各ルールセット毎に
それぞれ独立したＲＯＭ（読出専用メモリ）あるいはＲ
ＡＭ（読書可能メモリ）からなる半導体メモリから構成
されても良いし、一つのＲＯＭあるいはＲＡＭを設け、
所定のアドレス範囲毎に各ルールセットを格納するよう
にしても良い。尚、以下の説明は一つの半導体メモリを
用いた場合を例にとる。

【０００７】バスａに接続され、バスａと事象データや
推論処理結果等のデータ交換を行う入出力インタフェー
ス部１は、バスｅにて従来のワーキングメモリと同様の
動作を行うワーキングメモリ２に接続され、バスｂにて
推論シーケンス制御部３に接続される。推論シーケンス
制御部３は、入出力インタフェイス部１より供給される
推論処理開始信号に基づき上述したルールメモリ５に格
納されるルールを読み出すため、メモリブロックアドレ
スあるいはメモリポインタアドレスをバスｃに、選択信
号をバスｋにそれぞれ送出する。尚、該選択信号は、推
論シーケンス制御部３にて発生させても良いし、バスａ
を介して外部より供給しても良い。メモリブロックアド
レスは、ルールメモリ部５内の複数のブロックから所望
のルールが格納されているブロックを選択するためのア
ドレスであり、メモリポインタアドレスは該メモリブロ
ックアドレスにて選択されたブロック内のどのアドレス
からルールを読み始めるのかを指示するアドレスであり
、選択信号は上記メモリブロックアドレスあるいはメモ
リポインタアドレスのどちらをバスｃに送出したかを判
断するための信号である。

【０００８】上記バスｃ及びバスｋは、ルールメモリ制
御部４に接続され、ルールメモリ制御部４の出力側はバ
スｄを介してルールメモリ部５に接続される。ルールメ
モリ制御部４は、図３に示すようにバスｃを介してスイ
ッチ４ａに供給されるメモリブロックアドレス及びメモ
リポインタアドレスをバスｋを介して供給される選択信
号に基づき上記スイッチ４ａの接点を切り替えることで
、メモリブロックアドレスを上位側に、メモリポインタ
アドレスを下位側として一構成のアドレス指定データと
してバスｄに送出する。又、バスｄを二本設けることで
ルールメモリ制御部４は、図４に示すように上記メモリ
ブロックアドレス及び上記メモリポインタアドレスをそ
れぞれ独立してそれぞれのバスｄに送出するようにして
もよい。

【０００９】ルールメモリ部５の出力側はバスｊを介し
てルールメモリインタフェース部６に接続され、ルール
メモリインタフェース部６はバスｇを介してルールメモ
リ制御部４に接続され、バスｉを介して推論処理部７に
接続される。推論処理部７はバスｆを介して推論シーケ
ンス制御部３に、バスｈを介してワーキングメモリ２に
それぞれ接続される。推論処理部７は、ルールメモリ部
５より読み出され供給されたルールに基づきワーキング
メモリ２より事象データを取り出し上記ルールと該事象
データとの比較照合処理、いわゆる推論処理を行い、そ
の結果をバスｈを介してワーキングメモリ２に送出する
。又、推論処理部７は、一つのルールについて推論処理
が終了した旨の信号を推論シーケンス制御部３へ送出す
る。

【００１０】このように構成される推論処理装置の動作
を図７を参照し以下に説明する。ステップ（図内ではＳ
にて示す）１にて推論処理の動作が開始されると、ステ
ップ２において、ルールメモリ部５に格納される各ルー
ルセットの内、いずれのルールセットの推論処理を実行
するかを指示するため、各ルールセットに付されている
ルールセット番号及び当該ルールセット内のどのルール
より読出しを開始するかを指定するルールセット内ルー
ル指定信号が不図示の制御装置よりバスａを介して入出
力インタフェース部１に供給される。入出力インタフェ
ース部１は、上記ルールセット番号及びルールセット内
ルール指定信号を推論シーケンス制御部３へ送出する。

【００１１】ステップ３ないし５において、推論シーケ
ンス制御部３は、供給されたルールセット番号に対応す
るルールセットの先頭に位置するルールのアドレスであ
るメモリブロックアドレス及びルールセット内ルール指
定信号に対応するメモリポインタアドレスを発生すると
ともに、これらメモリブロックアドレス及びメモリポイ
ンタアドレスの切り替えを指示する選択信号を発生し、
バスｃを介してメモリブロックアドレス及びメモリポイ
ンタアドレスを、バスｋを介して選択信号をそれぞれル
ールメモリ制御部４へ送出する。尚、上記選択信号は、
バスａを介して外部より供給するようにしても良い。

【００１２】ルールメモリ制御部４は、上述したように
メモリブロックアドレス及びメモリポインタアドレスを
一データとして一本のバスｄを介してルールメモリ部５
へ送出するか、あるいはメモリブロックアドレス及びメ
モリポインタアドレスをそれぞれ独立した二本のバスｄ
を介してルールメモリ部５へ送出する。

【００１３】入出力インタフェース部１は、バスａを介
して供給された上記ルールセット番号及びルールセット
内ルール指定信号に基づき、ワーキングメモリ２に格納
されている事象データの内、実行する推論処理に必要な
事象データの格納領域の初期値をワーキングメモリ２へ
送出する。尚、事象データはワーキングメモリ２内に格
納されているものを使用しなくとも、バスａ、入出力イ
ンタフェイス部１、バスｅを介してワーキングメモリ２
へ供給しても良い。

【００１４】メモリブロックアドレス及びメモリポイン
タアドレスが供給されることで、ルールメモリ部５から
はメモリブロックアドレスにて指定されたブロック内の
指定されたアドレスより格納されているルールが読み出
され、読み出されたルールはバスｊ、ルールメモリイン
タフェイス部６、バスｉを介して推論処理部７に供給さ
れる。

【００１５】ステップ６にて、推論処理部７は推論処理
を開始し、供給されたルールとワーキングメモリ２より
読み出した事象データとの照合を行う。この結果ワーキ
ングメモリ２より読み出した事象データにて上記ルール
とマッチングがなされた場合には、その照合結果をバス
ｈを介してワーキングメモリ２に書き込む。一方、読み
出した事象データではマッチングするものがない場合に
は、推論処理部７は推論シーケンス制御部３にバスｆを
介して所定の信号を送出する。これによって推論シーケ
ンス制御部３は、バスａ、入出力インタフェイス部１を
介して外部より新たな事象データをワーキングメモリ２
へ供給するように動作する。したがって、ステップ７に
示すように再度ステップ４へ戻り、推論処理部７はワー
キングメモリ２に新たに供給された事象データを読み出
し、先のルールとの照合を行う。このようにして一つの
ルールについて推論処理が終了した時点で推論処理部７
は推論シーケンス制御部３へ一ルール終了信号を送出す
る。

【００１６】推論シーケンス制御部３は、上記一ルール
終了信号が供給されることでステップ４に戻り、次のメ
モリポインタアドレスにて指定されるルールをルールメ
モリ部５より読み出し、上述したと同一の推論処理動作
を繰り返し行う。そしてルールメモリ部５の同一ブロッ
ク内に格納されるすべてのルールが読み出され推論処理
が行なわれた時点で、ステップ９に移行し推論処理が終
了する。

【００１７】一方、類の異なるルールにおける推論処理
、即ち現在処理していたルールの属するルールセットと
全く異なるルールセットにおける推論処理を実行する場
合、外部に設けられる不図示の制御部が送出する推論開
始信号がバスａ、入出力インタフェイス部１を介して推
論シーケンス制御部３に供給されることで、推論シーケ
ンス制御部３は、ステップ８にてステップ３に戻り、上
記推論開始信号に基づき新たなメモリブロックアドレス
及びメモリポインタアドレスを発生する。尚、他のルー
ルセットへの移行は上述したようなバスａを介して外部
より指示する場合に限らず、現在処理していたルールセ
ット内のルールにてジャンプ先のルールセットが指定さ
れる場合もある。このようにルールによりルールセット
が指定される場合、上記ジャンプ先を示すデータはバス
ｊ、ルールメモリインタフェイス部６、バスｉ、推論処
理部７、バスｆを介して推論シーケンス制御部３へ供給
される場合や、バスｊ、ルールメモリインタフェイス部
６、バスｇを介してルールメモリ制御部４へ供給される
。以下上述した動作と同様の動作、即ちステップ３ない
し８の動作を実行することで推論処理を進める。そして
、上述したように同一ブロック内のすべてのルールの読
み出され推論処理が行なわれた時点でステップ９に移行
し推論処理が終了する。

【００１８】尚、上述した実施例ではルールメモリ部５
の全アドレス数を分割し分割された所定数のアドレス数
からなる範囲を一ブロックとし該ブロック毎にルールセ
ットを設定し、各ブロックに格納されるルールの内、先
頭のルールのアドレスをメモリブロックアドレスとした
。このようメモリをブロック化する方法は、ルールセッ
トに含まれるルール数が各ルールセットにてほぼ同数の
場合にはメモリを無駄に使用することがないため有効で
ある。しかし各ルールセット毎に含まれるルール数に大
きくばらつきがある場合には、図５に示すように一つの
半導体メモリ内に格納される複数のルールセットは連続
したアドレスを有し、どのアドレスから読み出すかを示
すオフセットアドレスを所定のアドレスに定義しても良
い。即ち、各ルールセット毎にはそれぞれ独自のアドレ
スが付されるが、一方ルールメモリ部としても一連のア
ドレスを付す。例えば図５に示すようにオフセットアド
レス０から始まる領域にはルールセット０が格納され、
オフセットアドレス１から始まる領域にはルールセット
１が格納される。尚、各ルールセット内におけるどのル
ールを読み出すかを指定する信号は上記実施例の場合と
同様にメモリポインタアドレスである。

【００１９】ルールメモリ部５を図５に示すように構成
した場合、ルールメモリ制御部４には推論シーケンス制
御部３よりバスｃを介してオフセットアドレス及びメモ
リポインタアドレスが供給され、バスｋを介して上述し
た選択信号が供給される。尚、選択信号は推論シーケン
ス制御部３が発生しても良いし、バスａを介して外部よ
り供給してもよい。図６に示すようにルールメモリ制御
部４はスイッチ４ａの接点を切り替えることでオフセッ
トアドレスとメモリポインタアドレスとを選別した上、
加算器４ｂにて上記両アドレスを０ビット以上重ねて加
算してルールメモリ部５へ送出する実行アドレスを作成
し、該実行アドレスをバスｄに送出する。

【００２０】推論処理装置は、オフセットアドレスを使
用した場合であっても、上述したメモリブロックアドレ
スを使用した場合と同様の動作を行うが、ルールメモリ
部５において各ルールセットにおけるアドレスが連続し
ているので、読み込んだルールの内容により異なったル
ールセットにアクセスする場合に高速に行うことができ
るという利点がある。

【００２１】尚、上述した各実施例では一つの半導体メ
モリ内に複数のルールセットを形成したが、上述したよ
うにルールメモリ部５にはそれぞれ独立した半導体メモ
リを設けても良く、この場合、上述したメモリブロック
アドレスあるいはオフセットアドレスは各独立した半導
体メモリを指定する信号となる。

【００２２】このように本推論処理装置では、複数の類
における推論処理が行えるように複数のルールセットを
設けているので、ルールセットが異なる推論処理を行う
場合、従来のようにルールが格納されているメモリ内容
を変更することなく複数類の推論処理を実行することが
できる。よって推論処理装置の使用効率向上を図ること
ができ、又、各ルールセット毎に推論処理装置を設ける
必要がなくなり設備投資の低減を図ることができる。

【００２３】又、複数設けたルールセットをメモリブロ
ックアドレス及びメモリポインタアドレス等にて指定す
ることができるので、推論処理に必要なルールセットの
みを扱うことができ推論処理を高速に実行することがで
きる。さらにメモリブロックアドレス等を変更するだけ
で他のルールセットにおける推論処理を行うことができ
るので、複数のルールセットにおける推論処理の切り替
えが高速かつ容易に行うことができる。

【００２４】又、ルールセット内で領域分割を効率良く
行うことで、ルールセットに含まれるルールにより指示
された他のルールセットにジャンプするルールの階層化
や、ルールセットを複数有するための構造化を容易に実
現することができる。

【００２５】

【発明の効果】以上詳述したように本発明によれば、複
数のルールセットにおける推論処理が行えるように予め
複数のルールセットを設け、該ルールセット及び該ルー
ルセット内のルールをアドレス信号にて指定するように
したことより、ルールセットが異なる推論処理を行う場
合、従来のようにルールが格納されているメモリ内容の
変更やメモリ自体を交換することなく複数種の推論処理
を実行することができる。

【図面の簡単な説明】

【図１】　　本発明の知識推論処理装置の一実施例を示
すブロック図である。

【図２】　　図１に示すルールメモリ部におけるルール
セットの分割状態を示す図である。

【図３】　　ルールメモリ部が図２に示すように分割さ
れている場合において、図１に示すルールメモリ制御部
の構成を示すブロック図である。

【図４】　　図３に示すルールメモリ制御部の他の構成
を示すブロック図である。

【図５】　　図１に示すルールメモリ部におけるルール
セットの他の分割状態を示す図である。

【図６】　　ルールメモリ部が図５に示すように分割さ
れている場合において、図１に示すルールメモリ制御部
の構成を示すブロック図である。

【図７】　　本発明の知識推論処理装置の動作を示すフ
ローチャートである。

【符号の説明】

３…推論シーケンス制御部、４…ルールメモリ制御部、
５…ルールメモリ部。

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　条件文と結論文とから構成されるルー
   ルと外部より与えられる事実データとの照合を行い推論
   処理を行う知識推論処理装置において、複数の上記ルー
   ルから構成される複数組のルールセットを有する記憶部
   と、上記複数組のルールセットより所望のルールを読み
   出すためルールセットを選択し選択したルールセットよ
   り上記所望のルールを指定するアドレス信号を発生し上
   記記憶部へアクセスする制御部と、を備えたことを特徴
   とする知識推論処理装置。
2. 【請求項２】　　上記記憶部は一もしくは複数個の半導
   体メモリからなる、請求項１記載の知識推論処理装置。
3. 【請求項３】　　上記アドレス信号はルールセットを選
   択するブロックアドレスと、選択したルールセット内の
   ルールを指定するポインタアドレスとから構成される、
   請求項１記載の知識推論処理装置。
4. 【請求項４】　　上記記憶部に格納されるルールは各ル
   ールセットの範囲を越えてすべて連続したアドレスを有
   し、上記アドレス信号は上記ルールセットの範囲を示す
   該アドレスの所定値であるオフセットアドレスとルール
   セット内のルールを指定するポインタアドレスとから構
   成される、請求項１記載の知識推論処理装置。