JPH0425728B2 - - Google Patents
Info
- Publication number
- JPH0425728B2 JPH0425728B2 JP58140405A JP14040583A JPH0425728B2 JP H0425728 B2 JPH0425728 B2 JP H0425728B2 JP 58140405 A JP58140405 A JP 58140405A JP 14040583 A JP14040583 A JP 14040583A JP H0425728 B2 JPH0425728 B2 JP H0425728B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- output
- comparison
- voltage level
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２信号の夫々の電圧レベルを相対比
較して、一方の電圧レベルが他方の電圧レベルよ
り所定の電圧レベル以上大である場合とその逆の
場合とで電圧レベルを異にするヒステリシス特性
を有した比較出力を得ることができるようにされ
た相対レベル比較回路に関する。
較して、一方の電圧レベルが他方の電圧レベルよ
り所定の電圧レベル以上大である場合とその逆の
場合とで電圧レベルを異にするヒステリシス特性
を有した比較出力を得ることができるようにされ
た相対レベル比較回路に関する。
背景技術とその問題点
２種の信号の電圧レベルを相対的に比較して、
一方の電圧レベルが他方の電圧レベルより所定の
電圧レベル以上大である第１の状態では高レベル
または低レベルをとり、一方の電圧レベルが他方
の電圧レベルより所定の電圧レベル以上小である
第２の状態では低レベルまたは高レベルをとり、
これら第１の状態もしくは第２の状態から、両者
の電圧レベル間の差が所定の電圧レベルより小で
ある状態に移行する場合にはレベル変化を生じな
い、いわゆる、ヒステリシス特性を伴つた比較出
力を発生するレベル比較回路として、第１図に示
される如くのものが従来提案されている。
一方の電圧レベルが他方の電圧レベルより所定の
電圧レベル以上大である第１の状態では高レベル
または低レベルをとり、一方の電圧レベルが他方
の電圧レベルより所定の電圧レベル以上小である
第２の状態では低レベルまたは高レベルをとり、
これら第１の状態もしくは第２の状態から、両者
の電圧レベル間の差が所定の電圧レベルより小で
ある状態に移行する場合にはレベル変化を生じな
い、いわゆる、ヒステリシス特性を伴つた比較出
力を発生するレベル比較回路として、第１図に示
される如くのものが従来提案されている。
斯かる第１図に示された従来のレベル比較回路
に於いては、演算増幅回路で形成されるレベル比
較部１の一方の入力端ａに、比較されるべき信号
のうちの一方である信号S1が直接供給されるよう
に信号源２が接続され、また、レベル比較部１の
他方の入力端ｂに、抵抗素子３が接続されるとと
もに、比較されるべき信号のうちの他方である信
号S2が抵抗素子３を通じて供給されるように信号
源４が接続され、さらに、レベル比較部１の入力
端ｂと出力端との間に抵抗素子５が接続されて、
レベル比較部１の出力端から出力端子６が導出さ
れ、ここに、比較出力S0が得られる構成がとられ
る。ここで、信号S1及びS2の電圧レベルを夫々
V1及びV2、レベル比較部１の入力端ａ及びｂに
於ける電圧レベルを夫々V1′及びV2′、抵抗素子
３及び５の抵抗値を夫々r1及びr2、及び、比較出
力S0の電圧レベルをV0とし、さらに、信号源２
及び４の内部インピーダンスは無視できる程度に
小であるとする。また、V0は、V1′＜V2′のとき
高レベルVHをとり、V1′＜V2′からV1′＝V2′を経
てV1′＞V2′になるときV1′＝V2′の時点でVHから
低レベルVLに変化し、V1′＞V2′のときVLをと
り、V1′＞V2′からV1′＝V2′を経てV1′＜V2′に
なるときV1′＝V2′の時点でVLからVHに変化する
ものとする（但し、VL＝−VH）。
に於いては、演算増幅回路で形成されるレベル比
較部１の一方の入力端ａに、比較されるべき信号
のうちの一方である信号S1が直接供給されるよう
に信号源２が接続され、また、レベル比較部１の
他方の入力端ｂに、抵抗素子３が接続されるとと
もに、比較されるべき信号のうちの他方である信
号S2が抵抗素子３を通じて供給されるように信号
源４が接続され、さらに、レベル比較部１の入力
端ｂと出力端との間に抵抗素子５が接続されて、
レベル比較部１の出力端から出力端子６が導出さ
れ、ここに、比較出力S0が得られる構成がとられ
る。ここで、信号S1及びS2の電圧レベルを夫々
V1及びV2、レベル比較部１の入力端ａ及びｂに
於ける電圧レベルを夫々V1′及びV2′、抵抗素子
３及び５の抵抗値を夫々r1及びr2、及び、比較出
力S0の電圧レベルをV0とし、さらに、信号源２
及び４の内部インピーダンスは無視できる程度に
小であるとする。また、V0は、V1′＜V2′のとき
高レベルVHをとり、V1′＜V2′からV1′＝V2′を経
てV1′＞V2′になるときV1′＝V2′の時点でVHから
低レベルVLに変化し、V1′＞V2′のときVLをと
り、V1′＞V2′からV1′＝V2′を経てV1′＜V2′に
なるときV1′＝V2′の時点でVLからVHに変化する
ものとする（但し、VL＝−VH）。
斯かる状態のもとに、V1′＜V2′で、その結果、
V0＝VHのとき、V1′＝V1，V2′＝r2／r1＋r2・V2＋ r1／r1＋r2・VHと表わせる。従つて、V1′＝V2′とな つて、V0がVHからVLに変化するときのV2−V1の
値・VTLは、r1／r1＋r2・V2−r1／r1＋r2・VHとなる。
V0＝VHのとき、V1′＝V1，V2′＝r2／r1＋r2・V2＋ r1／r1＋r2・VHと表わせる。従つて、V1′＝V2′とな つて、V0がVHからVLに変化するときのV2−V1の
値・VTLは、r1／r1＋r2・V2−r1／r1＋r2・VHとなる。
また、V1′＞V2′で、その結果、V0＝VLのとき、
V1′＝V1，V2′＝r2／r1＋r2・V2＋r1／r1＋r2・VLと表 わせる。従つて、V1′＝V2′となつて、V0がVLか
らVHに変化するときのV2−V1の値・VTHは、
r1／r1＋r2・V2−r1／r1＋r2・VL＝r1／r1＋r2・V2＋ r1／r1＋r2・VHとなる。これよりして、この場合、 V2−V1に対するV0の変化は、V2−V1＝
r1／r1＋r2・V2を中心とするr1／r1＋r2・V2−r1／r1＋
r2・ VHからr1／r1＋r2・V2＋r1／r1＋r2・VHまでのヒステリ シス幅を有して、VH及びVLをとる、第２図に示
される如くのものとなる。
V1′＝V1，V2′＝r2／r1＋r2・V2＋r1／r1＋r2・VLと表 わせる。従つて、V1′＝V2′となつて、V0がVLか
らVHに変化するときのV2−V1の値・VTHは、
r1／r1＋r2・V2−r1／r1＋r2・VL＝r1／r1＋r2・V2＋ r1／r1＋r2・VHとなる。これよりして、この場合、 V2−V1に対するV0の変化は、V2−V1＝
r1／r1＋r2・V2を中心とするr1／r1＋r2・V2−r1／r1＋
r2・ VHからr1／r1＋r2・V2＋r1／r1＋r2・VHまでのヒステリ シス幅を有して、VH及びVLをとる、第２図に示
される如くのものとなる。
ところで、V1とV2とについての相対比較とい
う観点からして、V1＜V2の状態からV1＞V2の状
態へ変化する場合と、V1＞V2の状態へ変化する
場合とで、対称的なV0の変化が得られることが
望まれ、そのためにはV0の変化に於けるヒステ
リシス幅の中心がV2−V1＝０の位置にあること
が要求される。しかしながら。上述の従来のレベ
ル比較回路にあつては、V0の変化に於けるヒス
テリシス幅の中心がV2−V1＝r1／r1＋r2・V2の位置 にあるので、V1＜V2の状態からV1＞V2の状態へ
変化する場合に於いて、V0がVHからVLに変化す
るV2−V1の値VTLの絶対値より、V1＞V2の状態
からV1＜V2の状態へ変化する場合に於いて、V0
がVLからVHに変化するV2−V1の値VTHの絶対値
が大となり、V2−V1に対するV0の変化がV2−V1
＝０の位置に関して非対称となつてしまう。この
ため、上述の従来のレベル比較回路では、V1と
V2とについての正確な相対比較が行えないこと
になるという不都合があつた。
う観点からして、V1＜V2の状態からV1＞V2の状
態へ変化する場合と、V1＞V2の状態へ変化する
場合とで、対称的なV0の変化が得られることが
望まれ、そのためにはV0の変化に於けるヒステ
リシス幅の中心がV2−V1＝０の位置にあること
が要求される。しかしながら。上述の従来のレベ
ル比較回路にあつては、V0の変化に於けるヒス
テリシス幅の中心がV2−V1＝r1／r1＋r2・V2の位置 にあるので、V1＜V2の状態からV1＞V2の状態へ
変化する場合に於いて、V0がVHからVLに変化す
るV2−V1の値VTLの絶対値より、V1＞V2の状態
からV1＜V2の状態へ変化する場合に於いて、V0
がVLからVHに変化するV2−V1の値VTHの絶対値
が大となり、V2−V1に対するV0の変化がV2−V1
＝０の位置に関して非対称となつてしまう。この
ため、上述の従来のレベル比較回路では、V1と
V2とについての正確な相対比較が行えないこと
になるという不都合があつた。
発明の目的
斯かる点に鑑み本発明は、２種の信号の電圧レ
ベルを相対比較して、両信号の電圧レベルの差に
対して、ヒステリシス特性を伴つた電圧レベル変
化を有する比較出力を発生することができ、この
比較出力の電圧レベルの変化に於けるヒステリシ
ス幅の中心が、相対比較される２種の信号の夫々
の電圧レベルが互いに等しい場合に得られるよう
にされた相対レベル比較回路を提供することを目
的とする。
ベルを相対比較して、両信号の電圧レベルの差に
対して、ヒステリシス特性を伴つた電圧レベル変
化を有する比較出力を発生することができ、この
比較出力の電圧レベルの変化に於けるヒステリシ
ス幅の中心が、相対比較される２種の信号の夫々
の電圧レベルが互いに等しい場合に得られるよう
にされた相対レベル比較回路を提供することを目
的とする。
発明の概要
本発明に係る相対レベル比較回路は、レベル比
較部の出力端にレベル反転部の入力端が接続さ
れ、レベル比較部の一方の入力端とレベル反転部
の出力端との間に第１の抵抗素子が接続されて、
この一方の入力端に第２の抵抗素子を通じて第１
の信号が印加されるようになされ、また、上述の
レベル比較部の他方の入力端と出力端との間に第
１の抵抗素子の抵抗値と実質的に等しい抵抗値を
有する第３の抵抗素子が接続されて、この他方の
入力端に第２の抵抗素子の抵抗値と実質的に等し
い抵抗値を有する第４の抵抗素子を通じて第２の
信号が印加されるようになされ、レベル比較部の
出力端に第１の信号の電圧レベルと第２の信号の
電圧レベルとについての相対比較出力が得られる
ように構成される。このようにされることによ
り、２種の信号の電圧レベルについて、それらの
差に対してヒステリシス特性を伴つた電圧レベル
変化を有する相対比較出力が得られることにな
り、しかも、そのヒステリシス幅の中心が、比較
される２種の信号の夫々の電圧レベルが互いに等
しい場合に得られ、そのため、２種の信号の夫々
の電圧レベルのうちの一方が他方より小である状
態から大である状態に変化する場合と、その逆
の、一方が他方より大である状態から小である状
態に変化する場合とで、相対比較出力の電圧レベ
ル変化が対称的なものとなる。
較部の出力端にレベル反転部の入力端が接続さ
れ、レベル比較部の一方の入力端とレベル反転部
の出力端との間に第１の抵抗素子が接続されて、
この一方の入力端に第２の抵抗素子を通じて第１
の信号が印加されるようになされ、また、上述の
レベル比較部の他方の入力端と出力端との間に第
１の抵抗素子の抵抗値と実質的に等しい抵抗値を
有する第３の抵抗素子が接続されて、この他方の
入力端に第２の抵抗素子の抵抗値と実質的に等し
い抵抗値を有する第４の抵抗素子を通じて第２の
信号が印加されるようになされ、レベル比較部の
出力端に第１の信号の電圧レベルと第２の信号の
電圧レベルとについての相対比較出力が得られる
ように構成される。このようにされることによ
り、２種の信号の電圧レベルについて、それらの
差に対してヒステリシス特性を伴つた電圧レベル
変化を有する相対比較出力が得られることにな
り、しかも、そのヒステリシス幅の中心が、比較
される２種の信号の夫々の電圧レベルが互いに等
しい場合に得られ、そのため、２種の信号の夫々
の電圧レベルのうちの一方が他方より小である状
態から大である状態に変化する場合と、その逆
の、一方が他方より大である状態から小である状
態に変化する場合とで、相対比較出力の電圧レベ
ル変化が対称的なものとなる。
実施例
以下、本発明の実施例について説明する。
第３図は、本発明に係る相対レベル比較回路の
一例を示す。第３図に於いて示されるレベル比較
部１、信号源２及び４、抵抗素子３及び５、及
び、出力端子６は、夫々、第１図に示される共通
の符号が付された各部と同様のものであり、信号
源２及び４からは、夫々、信号S1及びS2が得られ
る。そして、この例に於いては、レベル比較部１
の入力端ａに、入力端ｂに接続された抵抗素子３
の抵抗値と実質的に等しい抵抗値を有する抵抗素
子７の一端が接続され、また、レベル比較部１の
出力端にレベル反転部を構成するインバータ８の
入力端が接続されて、このインバータ８の出力端
とレベル比較部１の入力端ａとの間に、レベル比
較部１の入力端ｂと出力端との間に接続された抵
抗素子５の抵抗値と実質的に等しい抵抗値を有す
る抵抗素子９が接続される。そして、抵抗素子７
の他端が信号源２に接続されて、レベル比較部１
の入力端ａに、信号源２からの信号S1が抵抗素子
７を通じて供給されるようになされる。
一例を示す。第３図に於いて示されるレベル比較
部１、信号源２及び４、抵抗素子３及び５、及
び、出力端子６は、夫々、第１図に示される共通
の符号が付された各部と同様のものであり、信号
源２及び４からは、夫々、信号S1及びS2が得られ
る。そして、この例に於いては、レベル比較部１
の入力端ａに、入力端ｂに接続された抵抗素子３
の抵抗値と実質的に等しい抵抗値を有する抵抗素
子７の一端が接続され、また、レベル比較部１の
出力端にレベル反転部を構成するインバータ８の
入力端が接続されて、このインバータ８の出力端
とレベル比較部１の入力端ａとの間に、レベル比
較部１の入力端ｂと出力端との間に接続された抵
抗素子５の抵抗値と実質的に等しい抵抗値を有す
る抵抗素子９が接続される。そして、抵抗素子７
の他端が信号源２に接続されて、レベル比較部１
の入力端ａに、信号源２からの信号S1が抵抗素子
７を通じて供給されるようになされる。
一方、レベル比較部１の入力端ｂには、第１図
に示されるレベル比較回路の場合と同様に、信号
源４からの信号S2が抵抗素子３を通じて供給され
る。そして、レベル比較部１の出力端から導出さ
れた出力端子６に、信号S1及びS2の夫々の電圧レ
ベルについての相対比較にもとずく比較出力S′0
が得られる。この比較出力S′0は、レベル比較部
１の入力端ａに於ける電圧レベルが入力端ｂに於
ける電圧レベルより大か否かに応じて２つの異な
る電圧レベル、例えば、低レベルと高レベルをと
るものとされ、また、抵抗素子５を通じて入力端
ｂに印加される。
に示されるレベル比較回路の場合と同様に、信号
源４からの信号S2が抵抗素子３を通じて供給され
る。そして、レベル比較部１の出力端から導出さ
れた出力端子６に、信号S1及びS2の夫々の電圧レ
ベルについての相対比較にもとずく比較出力S′0
が得られる。この比較出力S′0は、レベル比較部
１の入力端ａに於ける電圧レベルが入力端ｂに於
ける電圧レベルより大か否かに応じて２つの異な
る電圧レベル、例えば、低レベルと高レベルをと
るものとされ、また、抵抗素子５を通じて入力端
ｂに印加される。
さらに、比較出力S′0はインバータ８に供給さ
れ、インバータ８は、比較出力S′0の電圧レベル
を、それが上述の２つの異なる電圧レベルのうち
の一方であれば他方へ、逆に、他方であれば一方
へと、即ち、例えば、低レベルであれば高レベル
へ、逆に、高レベルであれば低レベルへと反転
し、その出力端に、反転された電圧レベルを有す
るレベル反転出力Stを発生する。このレベル反転
出力Stは、抵抗素子９を通じてレベル比較部１の
入力端ａに印加される。
れ、インバータ８は、比較出力S′0の電圧レベル
を、それが上述の２つの異なる電圧レベルのうち
の一方であれば他方へ、逆に、他方であれば一方
へと、即ち、例えば、低レベルであれば高レベル
へ、逆に、高レベルであれば低レベルへと反転
し、その出力端に、反転された電圧レベルを有す
るレベル反転出力Stを発生する。このレベル反転
出力Stは、抵抗素子９を通じてレベル比較部１の
入力端ａに印加される。
ここで、第１図に示されるレベル比較回路の場
合と同様に、信号S1及びS2の電圧レベルを夫々
V1及びV2、また、レベル比較部１の入力端ａ及
びｂに於ける電圧レベルを夫々V1′及びV2′とし、
抵抗素子３及び７の夫々の抵抗値をr1、抵抗素子
５及び９の夫々の抵抗値をr2、比較出力S′0の電
圧レベルをV′0、そして、レベル反転出力Stの電
圧レベルをVtとする。さらに、V′0は、V1′＜
V2′のとき高レベルV′Hをとり、V1′＜V2′から
V1′＝V2′を経てV1′＞V2′となるとき、V1′＝
V2′の時点でV′Hから低レベルV′Lに変化し、V1′
＞V2′のときV′Lをとり、V1′＞V2′からV1′＝
V2′を経てV1′＜V2′となるときV1′＝V2′の時点
でV′LからV′Hに変化するものとする（但し、V′L
≠V′H）。
合と同様に、信号S1及びS2の電圧レベルを夫々
V1及びV2、また、レベル比較部１の入力端ａ及
びｂに於ける電圧レベルを夫々V1′及びV2′とし、
抵抗素子３及び７の夫々の抵抗値をr1、抵抗素子
５及び９の夫々の抵抗値をr2、比較出力S′0の電
圧レベルをV′0、そして、レベル反転出力Stの電
圧レベルをVtとする。さらに、V′0は、V1′＜
V2′のとき高レベルV′Hをとり、V1′＜V2′から
V1′＝V2′を経てV1′＞V2′となるとき、V1′＝
V2′の時点でV′Hから低レベルV′Lに変化し、V1′
＞V2′のときV′Lをとり、V1′＞V2′からV1′＝
V2′を経てV1′＜V2′となるときV1′＝V2′の時点
でV′LからV′Hに変化するものとする（但し、V′L
≠V′H）。
斯かる状態のもとに、V1′＜V2′で、その結果、
V′0＝V′Hであり、これに伴つて、Vt＝V′Lとなる
とき、 V′1＝r2／r1＋r2・V1＋r1／r1＋r2・V′L V2′＝r2／r1＋r2・V2＋r1／r1＋r2・V′H と表わせる。従つて、V1′＝V2′となつて、V′0
がV′HからV′Lに変化するときのV2−V1の値・
V′TLを求めると、 r2／r1＋r2・V1＋r1／r1＋r2・V′L＝r2／r1＋r2・
V2＋ r1／r1＋r2・V′Hという関係から、V′TL＝−r1／r2・
（V′H −V′L）となる。
V′0＝V′Hであり、これに伴つて、Vt＝V′Lとなる
とき、 V′1＝r2／r1＋r2・V1＋r1／r1＋r2・V′L V2′＝r2／r1＋r2・V2＋r1／r1＋r2・V′H と表わせる。従つて、V1′＝V2′となつて、V′0
がV′HからV′Lに変化するときのV2−V1の値・
V′TLを求めると、 r2／r1＋r2・V1＋r1／r1＋r2・V′L＝r2／r1＋r2・
V2＋ r1／r1＋r2・V′Hという関係から、V′TL＝−r1／r2・
（V′H −V′L）となる。
また、V1′＞V2′で、その結果、V′0＝V′Lであ
り、これに伴つて、Vt＝V′Hとなるとき、 V1′＝r2／r1＋r2・V1＋r1／r1＋r2・V′H V2′＝r2／r1＋r2・V2＋r1／r1＋r2・V′L と表わせる。従つて、V1′＝V2′となつて、V′0
がV′LからV′Hに変化するときのV2−V1の値・
V′THを求めると、 r2／r1＋r2・V1＋r1／r1＋r2・V′H＝r2／r1＋r2・
V2＋ r1／r1＋r2・V′Lという関係から、V′TH＝r1／r2・（V
′H− V′L）となる。
り、これに伴つて、Vt＝V′Hとなるとき、 V1′＝r2／r1＋r2・V1＋r1／r1＋r2・V′H V2′＝r2／r1＋r2・V2＋r1／r1＋r2・V′L と表わせる。従つて、V1′＝V2′となつて、V′0
がV′LからV′Hに変化するときのV2−V1の値・
V′THを求めると、 r2／r1＋r2・V1＋r1／r1＋r2・V′H＝r2／r1＋r2・
V2＋ r1／r1＋r2・V′Lという関係から、V′TH＝r1／r2・（V
′H− V′L）となる。
これよりして、この場合には、V2−V1に対す
るV′0の変化は、V2−V1＝０を中心とする−
r1／r2・（V′H−V′L）からr1／r2・（V′H−V′L）ま
でのヒ ステリシス幅を有して、V′H及び′VLをとる、第
４図に示される如くのものとなる。
るV′0の変化は、V2−V1＝０を中心とする−
r1／r2・（V′H−V′L）からr1／r2・（V′H−V′L）ま
でのヒ ステリシス幅を有して、V′H及び′VLをとる、第
４図に示される如くのものとなる。
即ち、第３図に示される例に於いては、V′0の
変化に於けるヒステリシス幅の中心がV2＝V1の
とき得られ、このため、V1＜V2の状態からV1＞
V2の状態へ変化する場合に於いてV′0がV′Hから
V′Lに変化するV2−V1の値V′TLの絶対値と、V1＞
V2の状態からV1＜V2の状態へ変化する場合に於
いて、V′0がV′LからV′Hに変化するV2−V1の値
V′THの絶対値とが等しくなり、V2−V1に対する
V′0の変化がV2−V1＝０の位置に関して対称とな
る。それゆえ、斯かる例によれば、V1とV2とに
ついての正確な相対比較が行えることになる。
変化に於けるヒステリシス幅の中心がV2＝V1の
とき得られ、このため、V1＜V2の状態からV1＞
V2の状態へ変化する場合に於いてV′0がV′Hから
V′Lに変化するV2−V1の値V′TLの絶対値と、V1＞
V2の状態からV1＜V2の状態へ変化する場合に於
いて、V′0がV′LからV′Hに変化するV2−V1の値
V′THの絶対値とが等しくなり、V2−V1に対する
V′0の変化がV2−V1＝０の位置に関して対称とな
る。それゆえ、斯かる例によれば、V1とV2とに
ついての正確な相対比較が行えることになる。
なお、上述と異なり、V′0が、V1′＜V2′のとき
V′Lをとり、V1′＜V2′からV1′＝V2′になるとき
V′LからV′Hに変化し、V1′＞V2′のときV′Hをと
り、V1′＞V2′からV1′＝V2′になるときV′Hから
V′Lに変化するものとしても、V′0の変化は上述と
同様となる。
V′Lをとり、V1′＜V2′からV1′＝V2′になるとき
V′LからV′Hに変化し、V1′＞V2′のときV′Hをと
り、V1′＞V2′からV1′＝V2′になるときV′Hから
V′Lに変化するものとしても、V′0の変化は上述と
同様となる。
第５図は、本発明に係る相対レベル比較回路の
他の例を示す。この例に於いては、第３図に示さ
れた例ではインバータ８により構成されているレ
ベル反転部が、レベル比較部１に加えて設けられ
た別のレベル比較部によつて構成されており、レ
ベル反転部以外の部分は、第３図に示された例と
同様に構成されていて、第３図に示される例と共
通の符号が付されて示されている。この例では、
レベル比較部１の出力側に、このレベル比較部１
と同等の、演算増幅回路で形成されたレベル比較
部１０が配されて、その一方の入力端a′にレベル
比較部１０の出力端が接続され、その出力端に、
一端がレベル比較部１の入力端ａに接続された抵
抗素子９の他端が接続される。そして、レベル比
較部１０の他方の入力端b′には、電源＋Ｂとアー
ス間に直列接続されたバイアス用抵抗素子１１及
び１２間の接続点が接続される。これらバイアス
用抵抗素子１１及び１２により、レベル比較部１
０の入力端b′の電圧レベルV3は、レベル比較部
１０の出力端から得られる比較出力S′0がとる２
つの異なる電圧レベルの夫々の間の値をとるもの
となるように設定される。
他の例を示す。この例に於いては、第３図に示さ
れた例ではインバータ８により構成されているレ
ベル反転部が、レベル比較部１に加えて設けられ
た別のレベル比較部によつて構成されており、レ
ベル反転部以外の部分は、第３図に示された例と
同様に構成されていて、第３図に示される例と共
通の符号が付されて示されている。この例では、
レベル比較部１の出力側に、このレベル比較部１
と同等の、演算増幅回路で形成されたレベル比較
部１０が配されて、その一方の入力端a′にレベル
比較部１０の出力端が接続され、その出力端に、
一端がレベル比較部１の入力端ａに接続された抵
抗素子９の他端が接続される。そして、レベル比
較部１０の他方の入力端b′には、電源＋Ｂとアー
ス間に直列接続されたバイアス用抵抗素子１１及
び１２間の接続点が接続される。これらバイアス
用抵抗素子１１及び１２により、レベル比較部１
０の入力端b′の電圧レベルV3は、レベル比較部
１０の出力端から得られる比較出力S′0がとる２
つの異なる電圧レベルの夫々の間の値をとるもの
となるように設定される。
この場合にも、各電圧レベルや抵抗値を、上述
の第３図に示された例の場合と同様に仮定し、比
較出力S′0の電圧レベルV′0が、レベル比較部１の
入力端ａに於ける電圧レベルV1′が入力端ｂに於
ける電圧レベルV2′より大のとき低レベルV′Lと
なり、小のとき高レベルV′Hとなるとすると、レ
ベル比較部１０はレベル比較部１と同等のもので
あるので、その出力端に得られる比較出力の電圧
レベルも、入力端a′に於ける電圧レベルが入力端
b′に於ける電圧レベルV3より大のときV′Lとな
り、小のときV′Hとなる。また、レベル比較部１
０の入力端b′に於ける電圧レベルV3は、V′L＜V3
＜V′Hを満たすことになる。そして、V′0＝V′Hで
あるときには、レベル比較部１０の入力端a′の電
圧レベルがV′Hとなり、V3より大であるので、レ
ベル比較部１０の出力端に得られる比較出力の電
圧レベルはV′Lとなり、また、V′0＝V′Lであると
きには、レベル比較部１０の入力端a′の電圧レベ
ルがV′Lとなり、V3より小であるので、レベル比
較部１０の出力端に得られる比較出力の電圧レベ
ルはV′Hとなる。即ち、レベル比較部１０は、V′0
に対するレベル反転を行つて、反転された電圧レ
ベルを有する出力を生ずるレベル比較部を構成し
ているのであり、その出力端にはレベル反転出力
Stが得られて、これが抵抗素子９を通じてレベル
比較部１の入力端ａに印加されるのである。
の第３図に示された例の場合と同様に仮定し、比
較出力S′0の電圧レベルV′0が、レベル比較部１の
入力端ａに於ける電圧レベルV1′が入力端ｂに於
ける電圧レベルV2′より大のとき低レベルV′Lと
なり、小のとき高レベルV′Hとなるとすると、レ
ベル比較部１０はレベル比較部１と同等のもので
あるので、その出力端に得られる比較出力の電圧
レベルも、入力端a′に於ける電圧レベルが入力端
b′に於ける電圧レベルV3より大のときV′Lとな
り、小のときV′Hとなる。また、レベル比較部１
０の入力端b′に於ける電圧レベルV3は、V′L＜V3
＜V′Hを満たすことになる。そして、V′0＝V′Hで
あるときには、レベル比較部１０の入力端a′の電
圧レベルがV′Hとなり、V3より大であるので、レ
ベル比較部１０の出力端に得られる比較出力の電
圧レベルはV′Lとなり、また、V′0＝V′Lであると
きには、レベル比較部１０の入力端a′の電圧レベ
ルがV′Lとなり、V3より小であるので、レベル比
較部１０の出力端に得られる比較出力の電圧レベ
ルはV′Hとなる。即ち、レベル比較部１０は、V′0
に対するレベル反転を行つて、反転された電圧レ
ベルを有する出力を生ずるレベル比較部を構成し
ているのであり、その出力端にはレベル反転出力
Stが得られて、これが抵抗素子９を通じてレベル
比較部１の入力端ａに印加されるのである。
このようにして、第５図に示される例も、第３
図に示された例と同様の動作を行うものとなる。
図に示された例と同様の動作を行うものとなる。
なお、上述の各例に於いて、出力端子６とは別
に、レベル反転部の出力端、即ち、第３図の例に
於けるインバータ８の出力端及び第５図の例に於
けるレベル比較部１０の出力端からも出力端子を
導出し、そこに得られるレベル反転出力Stを比較
出力として用いることができる。
に、レベル反転部の出力端、即ち、第３図の例に
於けるインバータ８の出力端及び第５図の例に於
けるレベル比較部１０の出力端からも出力端子を
導出し、そこに得られるレベル反転出力Stを比較
出力として用いることができる。
発明の効果
以上の説明から明らかな如く、本発明に係る相
対レベル比較回路によれば、２種の信号の電圧レ
ベルを相対比較して、一方の電圧レベルが他方の
電圧レベルより所定の電圧レベル以上大である場
合と小である場合とで、異なる電圧レベルをと
り、一方の電圧レベルが他方の電圧レベルより所
定の電圧レベル以上大もしくは小である状態から
両者の電圧レベル間の差が所定の電圧レベルより
小となる状態に移行する場合には、電圧レベル変
化を生じない、いわゆる、ヒステリシス特性を伴
つた電圧レベル変化を有する比較出力が得られ、
しかも、そのヒステリシス幅の中心が、比較され
る両信号の電圧レベルが互いに等しい場合に得ら
れるものとされる。従つて、２種の信号のうちの
一方の電圧レベルが他方の電圧レベルより大であ
る状態から小である状態に移行する場合に於い
て、比較出力の電圧レベル変化が生じるときの両
信号の電圧レベル間の差と、逆に、２種の信号の
うちの一方の電圧レベルが他方の電圧レベルより
小である状態から大である状態に移行する場合に
於いて、比較出力の電圧レベル変化が生じるとき
の両信号の電圧レベル間の差とが同じになり、両
信号の電圧レベルについての正確な相対比較を行
うことができる。
対レベル比較回路によれば、２種の信号の電圧レ
ベルを相対比較して、一方の電圧レベルが他方の
電圧レベルより所定の電圧レベル以上大である場
合と小である場合とで、異なる電圧レベルをと
り、一方の電圧レベルが他方の電圧レベルより所
定の電圧レベル以上大もしくは小である状態から
両者の電圧レベル間の差が所定の電圧レベルより
小となる状態に移行する場合には、電圧レベル変
化を生じない、いわゆる、ヒステリシス特性を伴
つた電圧レベル変化を有する比較出力が得られ、
しかも、そのヒステリシス幅の中心が、比較され
る両信号の電圧レベルが互いに等しい場合に得ら
れるものとされる。従つて、２種の信号のうちの
一方の電圧レベルが他方の電圧レベルより大であ
る状態から小である状態に移行する場合に於い
て、比較出力の電圧レベル変化が生じるときの両
信号の電圧レベル間の差と、逆に、２種の信号の
うちの一方の電圧レベルが他方の電圧レベルより
小である状態から大である状態に移行する場合に
於いて、比較出力の電圧レベル変化が生じるとき
の両信号の電圧レベル間の差とが同じになり、両
信号の電圧レベルについての正確な相対比較を行
うことができる。
さらに、本発明に係る相対レベル比較回路は、
上述の如くの効果を得るには、比較出力がとる２
つの電圧レベルの値を、それらの間で特定の関係
が成立するように設定する必要がないという利点
を有している。
上述の如くの効果を得るには、比較出力がとる２
つの電圧レベルの値を、それらの間で特定の関係
が成立するように設定する必要がないという利点
を有している。
第１図は従来のヒステリシス特性を伴つた比較
出力を発生するレベル比較回路を示す接続図、第
２図は第１図に示されるレベル比較回路の動作説
明に供される出力特性図、第３図は本発明に係る
相対レベル比較回路の一例を示す接続図、第４図
は第３図に示される例の動作説明に供される出力
特性図、第５図は本発明に係る相対レベル比較回
路の他の例を示す接続図である。 図中、１及び１０はレベル比較部、２及び４は
信号源、３，５，７及び９は抵抗素子、６は出力
端子、８はインバータである。
出力を発生するレベル比較回路を示す接続図、第
２図は第１図に示されるレベル比較回路の動作説
明に供される出力特性図、第３図は本発明に係る
相対レベル比較回路の一例を示す接続図、第４図
は第３図に示される例の動作説明に供される出力
特性図、第５図は本発明に係る相対レベル比較回
路の他の例を示す接続図である。 図中、１及び１０はレベル比較部、２及び４は
信号源、３，５，７及び９は抵抗素子、６は出力
端子、８はインバータである。
Claims (1)
- １ レベル比較部の出力端にレベル反転部の入力
端が接続され、上記レベル比較部の一方の入力端
と上記レベル反転部の出力端との間に第１の抵抗
素子が接続されて、上記一方の入力端に第２の抵
抗素子を通じて第１の信号が印加されるようにな
され、上記レベル比較部の他方の入力端と出力端
との間に上記第１の抵抗素子の抵抗値と実質的に
等しい抵抗値を有する第３の抵抗素子が接続され
て、上記他方の入力端に上記第２の抵抗素子の抵
抗値と実質的に等しい抵抗値を有する第４の抵抗
素子を通じて第２の信号が印加されるようになさ
れ、上記レベル比較部の出力端に上記第１の信号
の電圧レベルと上記第２の信号の電圧レベルとに
ついての相対比較出力が得られるようにされた相
対レベル比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140405A JPS6031310A (ja) | 1983-07-30 | 1983-07-30 | 相対レベル比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140405A JPS6031310A (ja) | 1983-07-30 | 1983-07-30 | 相対レベル比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6031310A JPS6031310A (ja) | 1985-02-18 |
| JPH0425728B2 true JPH0425728B2 (ja) | 1992-05-01 |
Family
ID=15267994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58140405A Granted JPS6031310A (ja) | 1983-07-30 | 1983-07-30 | 相対レベル比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031310A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1218674B (it) * | 1987-08-25 | 1990-04-19 | Marelli Autronica | Circuito comparatore di soglia |
-
1983
- 1983-07-30 JP JP58140405A patent/JPS6031310A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6031310A (ja) | 1985-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2710507B2 (ja) | 増幅回路 | |
| JPH0425728B2 (ja) | ||
| JPS6123403A (ja) | 差動増幅回路 | |
| JPS632888Y2 (ja) | ||
| JPS6241453Y2 (ja) | ||
| JPS60675Y2 (ja) | 信号加算回路 | |
| JPS6210917A (ja) | 差動増幅型ヒステリシスコンパレ−タ回路 | |
| JP2969665B2 (ja) | バイアス電圧設定回路 | |
| SU1354121A1 (ru) | Устройство дл сравнени напр жений | |
| JPS5830321Y2 (ja) | 検波回路 | |
| JPH11177397A (ja) | 波形整形回路 | |
| JPH0193915A (ja) | ヒステリシス付きコンパレータ | |
| JPS5912803Y2 (ja) | 温度補償付検波装置 | |
| JPH0547372Y2 (ja) | ||
| JPS6072314A (ja) | コンパレ−タ回路 | |
| JPH0328603Y2 (ja) | ||
| JP2773504B2 (ja) | 信号比較回路 | |
| CN116155247A (zh) | 差分电压比较电路 | |
| JPS61105628A (ja) | クランプ回路 | |
| JPH03179788A (ja) | 集積化磁気抵抗効果素子回路 | |
| JPH02233011A (ja) | 移相回路 | |
| JPS59203963A (ja) | レベル判定回路 | |
| JPH0786848A (ja) | 信号出力回路 | |
| JPS6239911A (ja) | 論理レベル設定回路 | |
| JPS6384306A (ja) | 差動増幅器 |