JPS6384306A - 差動増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、差動増幅器に関するものである。

従来の技術 従来の差動増幅器の入力回路を第２図に示す。

第２図において、１は第１の入力端子、２は第２の入力
端子、３〜６は第１〜第４の抵抗、７゜８は差動増幅器
を構成する第、第２のトランジスタ、９，１０は、第６
．第６の抵抗、１１は電流源、１２は基準電圧源である
。第１の抵抗３は第１の入力端子１と第１のトランジス
タ７のべ一２ベージ スの間に接続、第２の抵抗４は第１のトランジスタ７０
ベースと基準電圧源１２との間に接続、第３の抵抗５は
第２の入力端子２と第２のトランジスタ８のベースに接
続、第４の抵抗６は第２のトランジスタ８のベースと基
準電圧源１２との間に接続、また第５の抵抗９は第１の
トランジスタ７のエミッタと電流源１１との間に接続、
第６の抵抗１０は第２のトランジスタ８のエミッタと電
流源１１との間に接続される。

上記構成において、第１のトランジスタ７０ベース電位
１ｖ１　、第２のトランジスタ８のベース電位をｖ２．
第１の抵抗３の抵抗値をＲ１，第２の抵抗４の抵抗値ｉ
Ｒ２、第３の抵抗５の抵抗値’ｅＲ３＋第４の抵抗６の
抵抗値１１（４１第１の入力端子１に入力する電圧ｋＥ
１＋第２の入力端子２に入力する電圧をＲ２，基準電圧
１２を■□。ｆとすると第１のトランジスタ７のベース
電位■１は次式のようになる。

■１＝（Ｅｌ−■ｒｏｆ）・Ｒ２／（Ｒ１＋Ｒ２）　　
　・・・−（１）また、第２のトランジスタ８のベース
電位■２３　ページ は次式のようになる。

ｖ２＝（Ｒ２−ｖｆｏｆ）・Ｒ４／（Ｒ３＋Ｒ４）・・
・・・・（２）すなわち、第１の入力Ｅ１または第２の
入力Ｅ２を抵抗によって分割された電圧が、ｖｌ又はｖ
２となり、差動増幅器の差動入力となる。

さて、Ｅ１＝Ｅ２の時、第１のトランジスタ７のベース
にかかる電位と第２のトランジスタ８のベースにかかる
電位との差、いわゆる、入力オフセット電圧１ｖ。ｆｆ
　とすると、”ｏｆｆは次式のようになる。

−〔（Ｅｌ−ｖｒｏｆ）・Ｒ２／（Ｒ１＋Ｒ２）〕−［
（Ｅ１−Ｖｒｅｆ）−Ｒ４／（Ｒ３＋Ｒ４）’］＝（Ｅ
ｌ−ｖ、ｅｆ）（Ｒ２／（Ｒ１＋Ｒ２）−Ｒ４／（Ｒ３
＋Ｒ４）〕・・・・・・（３） ここで理想状態 Ｒ１−Ｒ３・・・・・・（４） Ｒ２：Ｒ４・・・・・・（５） として（３）式に代入すると ｖｏｆｆ’＝（Ｅｌ　　”ｒｅｆ）（Ｒ２／（Ｒ１＋Ｒ
２）−Ｒ２／（Ｒ１＋Ｒ２）　）＝Ｏ−・−・（６）と
なるが、実際の回路では必ず抵抗にバラツキがあるため
、（３）式で表わされるような入力オフセット電圧Ｖ。

ｆｆが生じる。

本発明の目的は、電圧の等しい２つの入力が印加された
時、その抵抗分割入力電圧も等しくさせ、差動増幅回路
の入力オフセット電圧を生じさせない入力回路を提供す
ることにある。

問題点を解決するだめの手段 この目的を達成するために本発明は、２つの入力が等し
い時、その入力電圧値がそのまま差動増幅器の入力に印
加されるように、互いの入力間を抵抗のみで結合したも
のである。

作　　用 この方式により、２つの入力電圧が異なる時は、抵抗分
割された電圧を入力し、２つの入力が等しい時、差動増
幅器に入力オフセット電圧を生じさせない入力回路が実
現できる。

実施例 ５　ページ 以下本発明の一実施例を第１図とともに説明する。

第１図において、１は第１の入力端子、２は第２の入力
端子、１３〜１５は各抵抗、７，８は差動増幅器を構成
する第、第２のトランジスタ、９．１０は各抵抗、１１
は電流源である。この実施例では、抵抗１３は第１の入
力端子１と第１のトランジスタ７０ベースの間に接続、
抵抗１４は第２の入力端子２と第２のトランジスタ８の
ベースの間に接続、抵抗１５は第１のトランジスタ７０
ベースと第２のトランジスタ８のベースの間に接続して
おり、第２図とくらべると、基準電圧源をそなえていな
い。

上記構成において、第１のトランジスタ７のベース電位
ｅｖ１　　＋第２のトランジスタ８のベース電位１ｖ　
　、抵抗１３の抵抗値ｉＲ１、抵抗１４の抵抗値ｋＲ２
を抵抗１５の抵抗値をＲ３、第１の入力端子１に入力す
る電圧をＥｌ、第２の入力端子２に入力する電圧をＲ２
とすると、第１のトランジスタ７のベース電位ｖ１は次
式のようにな６ベージ る。

ｖ１＝Ｅ２＋（（Ｅｌ−Ｒ２）・（Ｒ３＋Ｒ２）／（Ｒ
１＋Ｒ２＋Ｒ３））・・・・・・（７） また、第２のトランジスタ８のベース電位ｖ２は次式の
ようになる。

ｖ２＝Ｅ２＋（（Ｅｌ−Ｒ２）ＯＲ２／（Ｒ１＋Ｒ２＋
Ｒ３））・・・・・・（８） すなわち、２つの入力の電圧差（Ｅｌ−Ｒ２）’ｚ低抵
抗分割した電圧が第、第２のトランジスタで構成される
差動増幅器の入力となる。

さて、Ｅ１＝Ｅ２の時、（７）式、（８）式の右辺第２
項は、共に零であり、第１のトランジスタ７のベースに
かかる電位と第２のトランジスタ８のベースにかかる電
位との差６ｖ。ｆｆ　とすると、ｖｏｆｆは、（７）式
および（８）式から、次式のようになる。

■ｏｆｆ−ｖ１（Ｅｌ−Ｒ２）−ｖ２（Ｅｌ−Ｒ２）＝
Ｅ２−Ｅ２ 二〇　　　　　　　　　　　　・・・・・・（９）（９
）式から、入力が等しい時、第、第２のトランジスタ７
．８のベース電位は両方ともＲ２とな７ベーン゛ シ、差動増幅器の入力オフセット電圧が零になる。

発明の効果 以上のように本発明は、２つの入力を減衰させて差動増
幅器に入力し、２つの入力が等しい時、差動増幅器の入
力オフセット電圧を零にすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は従来例の
差動増幅器入力回路の回路図である。 １・・・・・・第１の入力端子、２・・・・・・第２の
入力端子、１３．１４．１５・・・・・・抵抗、７・・
・・・・第１のトランジスタ、８・・・・・・第２のト
ランジスタ、９，１０・・・・・・抵抗、１１・・・・
・・電流源。

Claims (1)

【特許請求の範囲】
1. 第１、第２のトランジスタの各ベースに第１、第２の抵
   抗を介して、おのおの、第１、第２の入力信号を与える
   と共に、前記第１、第２の各トランジスタの互いのベー
   ス間を、第３の抵抗のみで接続した差動増幅器。