JPH0328603Y2 - - Google Patents
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- Publication number
- JPH0328603Y2 JPH0328603Y2 JP1982068969U JP6896982U JPH0328603Y2 JP H0328603 Y2 JPH0328603 Y2 JP H0328603Y2 JP 1982068969 U JP1982068969 U JP 1982068969U JP 6896982 U JP6896982 U JP 6896982U JP H0328603 Y2 JPH0328603 Y2 JP H0328603Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- output
- inverting input
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 238000010586 diagram Methods 0.000 description 9
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は安定した大きなヒステリシス電圧が得
られるシユミツト回路に関する。
られるシユミツト回路に関する。
（従来の技術）
信号振幅と一定レベルとを比較したり、二つの
信号振幅を相互に比較して大小関係を判別する回
路にシユミツト回路がある。コンパレータを用い
たシユミツト回路の一例を第１図に示す。第１図
において、コンパレータ１の＋入力側端子２は大
きさR1の共通抵抗３と大きさVrの基準電圧４を
介して接地され、−入力側端子５に入力電圧Viが
与えられている。また出力側端子６と＋入力側端
子２との間に大きさR2の帰還抵抗７が接続され、
出力電圧V0の一部が正帰還される。第２図に示
すように出力電圧VOHのとき、入力電圧Vrがスレ
ツシヨールドレベルVTHを超えると、出力電圧
VOHは突然VOLに低下し、入力電圧Viがスレツシ
ヨールドレベルVTLより低くなると出力電圧VOL
は突然VOHに上昇する。スレツシヨールドレベル
VTは次式で与えられる。
信号振幅を相互に比較して大小関係を判別する回
路にシユミツト回路がある。コンパレータを用い
たシユミツト回路の一例を第１図に示す。第１図
において、コンパレータ１の＋入力側端子２は大
きさR1の共通抵抗３と大きさVrの基準電圧４を
介して接地され、−入力側端子５に入力電圧Viが
与えられている。また出力側端子６と＋入力側端
子２との間に大きさR2の帰還抵抗７が接続され、
出力電圧V0の一部が正帰還される。第２図に示
すように出力電圧VOHのとき、入力電圧Vrがスレ
ツシヨールドレベルVTHを超えると、出力電圧
VOHは突然VOLに低下し、入力電圧Viがスレツシ
ヨールドレベルVTLより低くなると出力電圧VOL
は突然VOHに上昇する。スレツシヨールドレベル
VTは次式で与えられる。
VT＝（VO−Vr）R1／（R1＋R2）＋Vr
このスレツシヨールドレベルVTは、第２図に
示すように二つの大きさの出力電圧VOHとVOLと
により、下りスレツシヨールドレベルVTHと上り
スレツシヨールドレベルVTLとになり、このレベ
ル差ΔVがヒステリシス電圧といわれている。
示すように二つの大きさの出力電圧VOHとVOLと
により、下りスレツシヨールドレベルVTHと上り
スレツシヨールドレベルVTLとになり、このレベ
ル差ΔVがヒステリシス電圧といわれている。
（考案が解決しようとする課題）
上述のように、従来技術によれば、ヒステリシ
ス電圧ΔVは ΔV＝（VOH−VOL））R1／（R1＋R2） となり、必ず出力電圧の差VOH−VOLより小さい
値となる。このため、従来のシユミツト回路で
は、入力電圧の振幅が出力電圧の振幅より大きい
場合、十分なヒステリシス電圧のもち、かつスレ
ツシヨールドレベルの平均値が入力電圧の振幅の
約半分になるようなシユミツト回路、例えば入力
電圧Vi＝０〜24V、出力電圧VO＝０〜5Vのよう
なシユミツト回路を提供することは困難である。
ス電圧ΔVは ΔV＝（VOH−VOL））R1／（R1＋R2） となり、必ず出力電圧の差VOH−VOLより小さい
値となる。このため、従来のシユミツト回路で
は、入力電圧の振幅が出力電圧の振幅より大きい
場合、十分なヒステリシス電圧のもち、かつスレ
ツシヨールドレベルの平均値が入力電圧の振幅の
約半分になるようなシユミツト回路、例えば入力
電圧Vi＝０〜24V、出力電圧VO＝０〜5Vのよう
なシユミツト回路を提供することは困難である。
本考案は、上述の欠点を除去し、簡単な構成で
幅広いヒステリシス電圧が得られ、安定なスレツ
シヨールドレベルが容易に設定できるシユミツト
回路を提供することを目的とする。
幅広いヒステリシス電圧が得られ、安定なスレツ
シヨールドレベルが容易に設定できるシユミツト
回路を提供することを目的とする。
（課題を解決するための手段）
上記目的を達成するために、本考案において
は、反転入力端子と非反転入力端子とを有し反転
入力端子へ入力される入力電圧に応じて二つの異
なる電圧を出力する演算増幅回路と、この演算増
幅回路の出力を非反転入力端子に戻す正帰還回路
と、を具備したシユミツト回路において、演算増
幅回路の出力が前記の二つの異なる電圧のいずれ
であるかに関係なく正帰還回路に一定方向の電流
を流すべく非反転入力端子に接続された電圧源
と、正帰還回路に挿入されこの正帰還回路に流れ
る電流に関係なく一定電圧を発生するレベルシフ
ト素子とを備えた。
は、反転入力端子と非反転入力端子とを有し反転
入力端子へ入力される入力電圧に応じて二つの異
なる電圧を出力する演算増幅回路と、この演算増
幅回路の出力を非反転入力端子に戻す正帰還回路
と、を具備したシユミツト回路において、演算増
幅回路の出力が前記の二つの異なる電圧のいずれ
であるかに関係なく正帰還回路に一定方向の電流
を流すべく非反転入力端子に接続された電圧源
と、正帰還回路に挿入されこの正帰還回路に流れ
る電流に関係なく一定電圧を発生するレベルシフ
ト素子とを備えた。
なおレベルシフト素子はツエナダイオード、ダ
イオードあるいは電池その他の電圧源であればよ
い。
イオードあるいは電池その他の電圧源であればよ
い。
（作用）
上記の技術手段によつて、演算増幅回路の二つ
の異なる出力電圧の差がシユミツト回路のヒステ
リシス電圧となり、かつシユミツト回路の下りス
レツシヨールド電圧と上りスレツシヨールド電圧
とがレベルシフト素子の発生する一定電圧シフト
される。
の異なる出力電圧の差がシユミツト回路のヒステ
リシス電圧となり、かつシユミツト回路の下りス
レツシヨールド電圧と上りスレツシヨールド電圧
とがレベルシフト素子の発生する一定電圧シフト
される。
（実施例）
次に本考案の実施例を図面に基づいて詳細に説
明する。第３図において、シユミツト回路は従来
と同様にコンパレータ１の＋入力側端子２が共通
抵抗３と基準電圧４とを介して接地され、−入力
側端子５に入力電圧Viが与えられている。しかし
本考案による実施例では出力側端子６と＋入力側
端子２との間にレベルシフト素子としてツエナダ
イオード１１が接続されている。この結果、ツエ
ナダイオード１１のツエナ電圧をVZとすると、
下りスレツシヨールドレベルVTHはVTH＝VOH＋
VZ、上りスレツシヨールドレベルVTLはVOL＋VZ
となり、出力電圧振幅の損失がなく、そのままコ
ンパレータ１の＋入力側端子２に帰還され、ヒス
テリシス電圧ΔVは、 ΔV＝VTH−VTL＝VOH−VOL となり、出力電圧の振幅に等しくなり、十分高い
電圧が得られる。またこの回路ではスレツシヨー
ルドレベルは常に出力電圧とツエナ電圧との和で
あるから、ツエナ電圧を得るためには基準電圧と
出力電圧との和により共通抵抗を介してツエナダ
イオードを導通できればよく、回路定数の精度は
要求されない。
明する。第３図において、シユミツト回路は従来
と同様にコンパレータ１の＋入力側端子２が共通
抵抗３と基準電圧４とを介して接地され、−入力
側端子５に入力電圧Viが与えられている。しかし
本考案による実施例では出力側端子６と＋入力側
端子２との間にレベルシフト素子としてツエナダ
イオード１１が接続されている。この結果、ツエ
ナダイオード１１のツエナ電圧をVZとすると、
下りスレツシヨールドレベルVTHはVTH＝VOH＋
VZ、上りスレツシヨールドレベルVTLはVOL＋VZ
となり、出力電圧振幅の損失がなく、そのままコ
ンパレータ１の＋入力側端子２に帰還され、ヒス
テリシス電圧ΔVは、 ΔV＝VTH−VTL＝VOH−VOL となり、出力電圧の振幅に等しくなり、十分高い
電圧が得られる。またこの回路ではスレツシヨー
ルドレベルは常に出力電圧とツエナ電圧との和で
あるから、ツエナ電圧を得るためには基準電圧と
出力電圧との和により共通抵抗を介してツエナダ
イオードを導通できればよく、回路定数の精度は
要求されない。
次に第５図Ａにおいて、レベルシフト素子とし
てダイオード１２が用いられている。そのほかの
結線は第３図と全く同様であるから説明を省略す
る。ダイオードの順方向電圧は一般にツエナダイ
オードのツエナ電圧より低いから、ヒステリシス
電圧はそのままスレツシヨールドレベルを低い値
にすることができる。このようにレベルシフト素
子は、正帰還回路に電流が流れたとき、この電流
の大小にかかわらず、常に一定電圧を発生するも
のであればよく、第５図Ｂに示すように普通の一
定電圧を発生する電圧源１３を用いることもでき
る。また極端な例（参考例）として第６図に示す
ように一定電圧が零の場合、すなわちレベルシフ
ト素子を挿入しない場合もあり得る。この場合は
出力側端子６と＋入力側端子２とが直結され、基
準電圧４、共通抵抗３は不要である。この回路で
はスレツシヨールドレベルと出力電圧とは等しく
VTL＝VOL、VTH＝VOHとなる。
てダイオード１２が用いられている。そのほかの
結線は第３図と全く同様であるから説明を省略す
る。ダイオードの順方向電圧は一般にツエナダイ
オードのツエナ電圧より低いから、ヒステリシス
電圧はそのままスレツシヨールドレベルを低い値
にすることができる。このようにレベルシフト素
子は、正帰還回路に電流が流れたとき、この電流
の大小にかかわらず、常に一定電圧を発生するも
のであればよく、第５図Ｂに示すように普通の一
定電圧を発生する電圧源１３を用いることもでき
る。また極端な例（参考例）として第６図に示す
ように一定電圧が零の場合、すなわちレベルシフ
ト素子を挿入しない場合もあり得る。この場合は
出力側端子６と＋入力側端子２とが直結され、基
準電圧４、共通抵抗３は不要である。この回路で
はスレツシヨールドレベルと出力電圧とは等しく
VTL＝VOL、VTH＝VOHとなる。
また、第７図Ａに示すように基準電圧４とツエ
ナダイオード１１′との極性を第３図と比較して
逆にして接続すれば VTH＝VOH−VZ、VTL＝VOL−VZ となり、スレツシヨールドレベルを大きくシフト
させることができる。勿論ツエナダイオード１
１′の代りに第７図Ｂに示すダイオード１２′，Ｃ
に示す電圧源１３′も同様に極性を逆に接続して
種々のスレツシヨールドレベルを設定することが
できる。またこれらを組み合わせて広い範囲にし
かも任意にスレツシヨールドレベルをシフトする
ことができ、かつヒステリシス電圧は大きい値で
ある。
ナダイオード１１′との極性を第３図と比較して
逆にして接続すれば VTH＝VOH−VZ、VTL＝VOL−VZ となり、スレツシヨールドレベルを大きくシフト
させることができる。勿論ツエナダイオード１
１′の代りに第７図Ｂに示すダイオード１２′，Ｃ
に示す電圧源１３′も同様に極性を逆に接続して
種々のスレツシヨールドレベルを設定することが
できる。またこれらを組み合わせて広い範囲にし
かも任意にスレツシヨールドレベルをシフトする
ことができ、かつヒステリシス電圧は大きい値で
ある。
なお、以上の実施例では、コンパレータの出力
電圧が高いVOHの場合も低いVOLの場合も低い出
力インピーダンスを示す一般の場合の構成であ
る。しかし出力がオープンコレクタの場合は、次
のような構成とする。すなわち、第８図に示すよ
うに出力側端子６にRLのプルアツプ抵抗１４を
接続する。この場合レベルシフト素子ここではツ
エナダイオード１１を通して出力に流れる電流の
影響で出力電圧VOがプルアツプ抵抗１４を通し
た電圧VCCより高くなる。このような現象を除く
ためには第９図に示すように出力側端子６にダイ
オード１５を接続すれば、出力電圧VOHはVCCと
ダイオードの順方向電圧に制限される。また、第
１０図に示すように出力側端子６にツエナダイオ
ード１６を接続すれば出力電圧VOHはツエナダイ
オード１６のツエナ電圧に制限されるが、安定し
た動作をさせることができる。第８図、第９図お
よび第１０図における出力回路以外の接続は既に
述べた接続と全く同様であるから説明を省略す
る。
電圧が高いVOHの場合も低いVOLの場合も低い出
力インピーダンスを示す一般の場合の構成であ
る。しかし出力がオープンコレクタの場合は、次
のような構成とする。すなわち、第８図に示すよ
うに出力側端子６にRLのプルアツプ抵抗１４を
接続する。この場合レベルシフト素子ここではツ
エナダイオード１１を通して出力に流れる電流の
影響で出力電圧VOがプルアツプ抵抗１４を通し
た電圧VCCより高くなる。このような現象を除く
ためには第９図に示すように出力側端子６にダイ
オード１５を接続すれば、出力電圧VOHはVCCと
ダイオードの順方向電圧に制限される。また、第
１０図に示すように出力側端子６にツエナダイオ
ード１６を接続すれば出力電圧VOHはツエナダイ
オード１６のツエナ電圧に制限されるが、安定し
た動作をさせることができる。第８図、第９図お
よび第１０図における出力回路以外の接続は既に
述べた接続と全く同様であるから説明を省略す
る。
（考案の効果）
以上述べたように本考案は、シユミツト回路の
帰還素子を常に一定電圧を与えるツエナダイオー
ドなどのレベルシフト素子に置き換えたもので、
出力電圧振幅の損失がなく、そのままコンパレー
タの入力側に帰還されるので、出力電圧の振幅と
同じ高いヒステリシス電圧が得られる。したがつ
て特に入力電圧振幅が出力電圧振幅より大きい場
合に効果が大きい。また、スレツシヨールドレベ
ルは、レベルシフト素子の一定電圧と出力電圧と
の代数和になるため、基準電圧の変動による影響
を受けず、簡単に設定でき、しかも安定した動作
をする優れたシユミツト回路である。
帰還素子を常に一定電圧を与えるツエナダイオー
ドなどのレベルシフト素子に置き換えたもので、
出力電圧振幅の損失がなく、そのままコンパレー
タの入力側に帰還されるので、出力電圧の振幅と
同じ高いヒステリシス電圧が得られる。したがつ
て特に入力電圧振幅が出力電圧振幅より大きい場
合に効果が大きい。また、スレツシヨールドレベ
ルは、レベルシフト素子の一定電圧と出力電圧と
の代数和になるため、基準電圧の変動による影響
を受けず、簡単に設定でき、しかも安定した動作
をする優れたシユミツト回路である。
第１図は従来のシユミツト回路の一例を示す結
線図、第２図は従来のシユミツト回路の入出力特
性を示す線図、第３図は本考案によるシユミツト
回路の一例を示す結線図、第４図は第３図に示す
シユミツト回路の入出力特性を示す線図、第５図
Ａ、第７図Ａ、第８図、第９図および第１０図は
それぞれ本考案によるシユミツト回路の他の実施
例を示す結線図、第５図Ｂは第５図Ａと同極性の
他のレベルシフト素子の例を示す図、第７図Ｂ，
Ｃはそれぞれ第７図Ａと同極性の他のレベルシフ
ト素子を示す図、第６図はシユミツト回路の参考
例を示す結線図である。 １……コンパレータ、１１，１１′……ツエナ
ダイオード、１２，１２′……ダイオード、１３，
１３′……一定電圧源。
線図、第２図は従来のシユミツト回路の入出力特
性を示す線図、第３図は本考案によるシユミツト
回路の一例を示す結線図、第４図は第３図に示す
シユミツト回路の入出力特性を示す線図、第５図
Ａ、第７図Ａ、第８図、第９図および第１０図は
それぞれ本考案によるシユミツト回路の他の実施
例を示す結線図、第５図Ｂは第５図Ａと同極性の
他のレベルシフト素子の例を示す図、第７図Ｂ，
Ｃはそれぞれ第７図Ａと同極性の他のレベルシフ
ト素子を示す図、第６図はシユミツト回路の参考
例を示す結線図である。 １……コンパレータ、１１，１１′……ツエナ
ダイオード、１２，１２′……ダイオード、１３，
１３′……一定電圧源。
Claims (1)
- 【実用新案登録請求の範囲】 反転入力端子と非反転入力端子とを有し前記反
転入力端子へ入力される入力電圧に応じて二つの
異なる電圧を出力する演算増幅回路と、この演算
増幅回路の出力を前記非反転入力端子に戻す正帰
還回路と、を具備したシユミツト回路において、 前記演算増幅回路の出力が前記の二つの異なる
電圧のいずれであるかに関係なく前記正帰還回路
に一定方向の電流を流すべく前記非反転入力端子
に接続された電圧源と、 前記正帰還回路に挿入されこの正帰還回路に流
れる電流に関係なく一定電圧を発生するレベルシ
フト素子と、 を備え、 前記演算増幅回路の前記二つの電圧の差を前記
シユミツト回路のヒステリシス電圧とし、かつ前
記シユミツト回路の下りスレツシヨールド電圧と
上りスレツシヨールド電圧とを前記一定電圧シフ
トさせた、 ことを特徴とするシユミツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6896982U JPS58172232U (ja) | 1982-05-12 | 1982-05-12 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6896982U JPS58172232U (ja) | 1982-05-12 | 1982-05-12 | シユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172232U JPS58172232U (ja) | 1983-11-17 |
| JPH0328603Y2 true JPH0328603Y2 (ja) | 1991-06-19 |
Family
ID=30078715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6896982U Granted JPS58172232U (ja) | 1982-05-12 | 1982-05-12 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172232U (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50127544A (ja) * | 1974-03-14 | 1975-10-07 | ||
| JPS5180738A (ja) * | 1975-01-10 | 1976-07-14 | Mitsubishi Electric Corp |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942835U (ja) * | 1972-07-19 | 1974-04-15 |
-
1982
- 1982-05-12 JP JP6896982U patent/JPS58172232U/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50127544A (ja) * | 1974-03-14 | 1975-10-07 | ||
| JPS5180738A (ja) * | 1975-01-10 | 1976-07-14 | Mitsubishi Electric Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58172232U (ja) | 1983-11-17 |
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