JPH04252067A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、容量素子を有する半導体集積回路装置に適
用して有効な技術に関するものである。

【０００２】

【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏ
ｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルはメモ
リセル選択用ＭＯＳＦＥＴと情報蓄積用容量素子との直
列回路で構成される。メモリセルは、相補性データ線と
ワード線との交差部毎に配置され、１［ｂｉｔ　］の情
報を保持できる。

【０００３】前記メモリセルのメモリセル選択用ＭＯＳ
ＦＥＴは、一方の半導体領域が相補性データ線に電気的
に接続され、ゲート電極がワード線に電気的に接続され
る。メモリセル選択用ＭＯＳＦＥＴの他方の半導体領域
は前記情報蓄積用容量素子の一方の電極に電気的に接続
される。

【０００４】前記情報蓄積用容量素子は、基板上に一方
の電極、誘電体膜、他方の電極の夫々が順次積層され、
ＳＴＣ構造（スタックド構造）で構成される。ＳＴＣ構
造を採用する情報蓄積用容量素子は、溝型の情報蓄積用
容量素子に比べて電荷蓄積量のばらつきが少なく、又一
方の電極の側壁を利用し電荷蓄積量を増加できるので、
集積度を向上する点において有利である。前記情報蓄積
用容量素子の一方の電極、他方の電極の夫々は、ＤＲＡ
Ｍの製造プロセスの前段から中段までの間つまり高温熱
処理が施される製造プロセス中において形成され、一般
的に高温耐性に優れた多結晶珪素膜で形成される。この
結果、一方の電極、他方の電極の夫々は多結晶珪素膜で
形成され、この多結晶珪素膜には導電性を確保する不純
物が導入される。

【０００５】前記情報蓄積用容量素子の一方の電極はメ
モリセル選択用ＭＯＳＦＥＴを通した相補性データ線の
電位が印加され、メモリセルは情報１又は情報０が記憶
される。相補性データ線に印加される電位としては例え
ば低電位側が０［Ｖ］、高電位側が５［Ｖ］である。

【０００６】情報蓄積用容量素子は所謂２分の１Ｖｃｃ
方式が採用され、他方の電極には前記低電位と高電位と
の間の２分の１である　２．５［Ｖ］の固定電位が印加
される。この種の方式は、情報蓄積用容量素子の一方の
電極に低電位、高電位のいずれの電位が印加された場合
においても、一方の電極と他方の電極との間に加わる電
圧を約　２．５［Ｖ］と小さくできるので、誘電体膜の
絶縁破壊を防止できる。つまり、情報蓄積用容量素子は
、前記絶縁破壊を防止できる分、誘電体膜の膜厚を薄膜
化できるので、電荷蓄積量を増加できる。

【０００７】なお、ＳＴＣ構造を採用する情報蓄積用容
量素子でメモリセルが構成されるＤＲＡＭについては、
例えば特願平１−６５８４８号に記載される。

【０００８】

【発明が解決しようとする課題】本発明者は、前記ＤＲ
ＡＭにおいて、ＳＴＣ構造を採用する情報蓄積用容量素
子の電荷蓄積量の電圧依存性について検討した結果、以
下の問題点を見出した。

【０００９】前記情報蓄積用容量素子の一方の電極、他
方の電極のいずれもが多結晶珪素膜つまり半導体材料で
形成される。この多結晶珪素膜は導体に近づける目的で
飽和領域若しくはその近傍まで高濃度に不純物が導入さ
れるが、金属と同様な完全な導体には形成できない。つ
まり、情報蓄積用容量素子の一方の電極と他方の電極と
の間に電位差が発生した場合、誘電体膜といずれかの電
極との界面からこの電極内に伸びる空乏層が発生する。 ｎ型不純物を導入した多結晶珪素膜の場合、空乏層は正
電位が印加される電極内に発生する。このため、空乏層
の伸びに相当する分、誘電体膜の膜厚が実効的に厚くな
るので、情報蓄積用容量素子の電荷蓄積量が低下する。 この電荷蓄積量の低下は、メモリセルのα線ソフトエラ
ー耐圧の低下を招く。また、このα線ソフトエラー耐圧
の低下を防ぐためには、情報蓄積用容量素子の面積を大
きくする必要があり、ＤＲＡＭの集積度の低下を招く。

【００１０】本発明の目的は、容量素子を有する半導体
集積回路装置において、電荷蓄積量を増加することが可
能な技術を提供することにある。

【００１１】本発明の他の目的は、ＤＲＡＭを有する半
導体集積回路装置において、α線ソフトエラー耐圧を向
上することが可能な技術を提供することにある。

【００１２】本発明の他の目的は、ＤＲＡＭを有する半
導体集積回路装置において、集積度を向上することが可
能な技術を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１５】（１）第１電極、誘電体膜、第２電極の夫
々を積み重ねた容量素子を有する半導体集積回路装置に
おいて、前記容量素子の第１電極、第２電極の少なくと
もいずれか一方が半導体で構成され、この半導体で構成
された第１電極又は第２電極と誘電体膜との間に金属膜
若しくは金属珪化膜を構成する。

【００１６】（２）第１電極、誘電体膜、第２電極の夫
々を積み重ねた情報蓄積用容量素子とメモリセル選択用
ＭＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭ
を有する半導体集積回路装置において、前記メモリセル
の情報蓄積用容量素子の第１電極、第２電極の少なくと
もいずれか一方が半導体で構成され、この半導体で構成
された第１電極又は第２電極と誘電体膜との間に金属膜
若しくは金属珪化膜を構成する。

【００１７】

【作用】上述した手段（１）によれば、前記容量素子の
誘電体膜と第１電極又は第２電極（半導体）との界面か
ら前記電極側に形成される空乏層をなくし、第１電極と
第２電極との間の距離を誘電体膜自体の膜厚に相当する
程度に実効的に短くできるので、容量素子の電荷蓄積量
を増加できる。

【００１８】上述した手段（２）によれば、前記手段（
１）の作用効果に基づき、前記ＤＲＡＭのメモリセルの
情報蓄積用容量素子の電荷蓄積量を増加できるので、α
線ソフトエラー耐圧を向上できる。また、このα線ソフ
トエラー耐圧を向上できるので、メモリセルの占有面積
を縮小し、ＤＲＡＭの集積度を向上できる。

【００１９】以下、本発明の構成について、一実施例と
ともに説明する。

【００２０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００２１】

【実施例】（実　施　例　１）本発明の実施例１である
半導体集積回路装置に搭載されたＤＲＡＭのメモリセル
の構成を図１（要部断面図）で示す。

【００２２】図１に示すように、ＤＲＡＭは単結晶珪素
からなる低濃度のｐ−型半導体基板１を主体に構成され
る。ＤＲＡＭのメモリセルアレイの領域において、ｐ型
半導体基板１の主面部には低濃度のｐ−　型ウエル領域
２が構成される。図示しないが、ＤＲＡＭのメモリセル
を制御するデコーダ回路、センスアンプ回路、アドレス
バッファ回路、クロック系回路等の周辺回路は相補型Ｍ
ＩＳＦＥＴで構成される。この周辺回路の領域は低濃度
のｐ−　型ウエル領域、ｎ−　型ウエル領域の夫々が構
成される。

【００２３】前記ＤＲＡＭのメモリセルはメモリセル選
択用ＭＩＳＦＥＴＱｎと情報蓄積用容量素子Ｃとの直列
回路で構成される。メモリセルは、相補性データ線（１
８）とワード線（６）との交差部毎に配置され、１［ｂ
ｉｔ　］の情報を記憶できる。

【００２４】前記メモリセル選択用ＭＩＳＦＥＴＱｎは
素子分離絶縁膜（フィールド絶縁膜）３及び中濃度のｐ
型半導体領域４で周囲を規定された領域内においてｐ−
　型ウエル領域２の主面部に構成される。つまり、メモ
リセル選択用ＭＩＳＦＥＴＱｎは、ｐ型半導体領域４（
チャネル形成領域）、ゲート絶縁膜５、ゲート電極６、
ソース領域及びドレイン領域である一対のｎ型半導体領
域で構成される。

【００２５】前記ゲート電極６は製造プロセスにおける
第１層目ゲート材形成工程で形成された例えば多結晶珪
素膜で形成される。この多結晶珪素膜は、抵抗値を低減
し、導電性を高める不純物例えばＰが導入される。この
ゲート電極６はそれと一体に形成されかつ電気的に接続
されるワード線（ＷＬ）６が接続される。

【００２６】前記一対のｎ型半導体領域のうち、相補性
データ線（１８）に接続される一方のｎ型半導体領域は
中濃度のｎ型半導体領域７及び高濃度のｎ＋　型半導体
領域１０で構成される。中濃度のｎ型半導体領域７は、
ゲート電極６を不純物導入マスクとし、イオン打込み法
でＰを導入して形成される。つまり、ｎ型半導体領域７
はＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）
構造を構成する。高濃度のｎ＋　型半導体領域１０は、
層間絶縁膜１７に形成されるデータ線開口内において、
イオン打込み法でＰを導入して形成される。このｎ＋　
型半導体領域１０は前記相補性データ線（１８）と接続
する際の接触抵抗値を低減する目的で構成される。

【００２７】前記一対のｎ型半導体領域のうち、情報蓄
積用容量素子Ｃの一方の電極（１２）に接続される他方
のｎ型半導体領域は中濃度のｎ型半導体領域７及び高濃
度のｎ＋　型半導体領域９で構成される。中濃度のｎ型
半導体領域７は前述の一方のｎ型半導体領域の中濃度の
ｎ型半導体領域７と同様の方法でかつ同様の目的で形成
される。また、このｎ型半導体領域７は基本的にイオン
打込み法での不純物導入量が１０１４［ａｔｏｍｓ／ｃ
ｍ２］未満で形成され、ｎ型半導体領域７或いはその近
傍に発生する、不純物導入後の熱処理でも回復しない結
晶欠陥の発生数が抑制される。

【００２８】高濃度のｎ＋　型半導体領域９は主に情報
蓄積用容量素子Ｃの一方の電極（１２）との接続の際の
接触抵抗値を低減する目的で構成される。ｎ＋　型半導
体領域９は、前述のようにイオン打込み法で高濃度に不
純物を導入できないので、情報蓄積用容量素子Ｃの一方
の電極（１２）を拡散源とし、この拡散源からｎ型不純
物（例えばＡｓ）を拡散して形成される。

【００２９】前記情報蓄積用容量素子Ｃは、基本的には
一方の電極（下層電極）１２、誘電体膜１４、他方の電
極（上層電極）１６の夫々を順次積層した、ＳＴＣ構造
で構成される。

【００３０】情報蓄積用容量素子Ｃの一方の電極１２は
製造プロセスにおける第２層目ゲート材形成工程で形成
された多結晶珪素膜で形成される。この多結晶珪素膜は
、例えばＣＶＤ法で堆積され、側壁での面積を稼ぐ（電
荷蓄積量を増加する）目的で２５０［ｎｍ］の厚い膜厚
で形成される。多結晶珪素膜は、その表面の不純物濃度
を高くしかも不純物濃度プロファイルの制御性を高める
目的でイオン打込み法を使用し、ｎ型不純物としてのＡ
ｓが導入される。Ａｓは多結晶珪素膜中に例えば２×１
０２０［ａｔｏｍｓ／ｃｍ３］程度の飽和領域に近い高
濃度で導入される。

【００３１】誘電体膜１４は、この構造に限定されない
が、一方の電極１２の表面側から他方の電極１６側に向
って、自然酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々
を順次積層した複合膜で構成される。自然酸化珪素膜は
例えば１〜３［ｎｍ］の膜厚で形成される。窒化珪素膜
は、酸化珪素膜に比べて誘電率が高く、電荷蓄積量を向
上することができ、例えばＣＶＤ法で堆積され、例えば
５〜７［ｎｍ］の膜厚で形成される。酸化珪素膜は、誘
電体膜１４の絶縁耐圧を向上することができ、例えば１
〜３［ｎｍ］の膜厚で形成される。

【００３２】他方の電極１６は製造プロセスにおける第
３層目ゲート材形成工程で形成された多結晶珪素膜で形
成される。この多結晶珪素膜は、例えばＣＶＤ法で堆積
され、上層の相補性データ線（１８）の下地の層間絶縁
膜１７の表面の平担化或いは相補性データ線とメモリセ
ルとの接続部での段差を緩和する目的で１００［ｎｍ］
の薄い膜厚で形成される。多結晶珪素膜は、その膜厚が
薄く、均一な不純物濃度プロファイルが得られ、しかも
段差部でも不純物が導入できる固相拡散法が使用され、
ｎ型不純物としてのＰが導入される。Ｐは多結晶珪素膜
中に例えば４×１０２０［ａｔｏｍｓ／ｃｍ３］程度の
飽和領域に近い高濃度で導入される。

【００３３】情報蓄積用容量素子Ｃは、例えば２分の１
Ｖｃｃ方式を採用する場合、情報書込み動作において、
情報１若しくは情報０を記憶する目的で、一方の電極１
２に相補性データ線（１８）に印加される０［Ｖ］若し
くは５［Ｖ］がメモリセル選択用ＭＩＳＦＥＴＱｎを通
して印加される。他方の電極１６はメモリセルアレイに
配置される複数個のメモリセルに共通の固定電位（プレ
ート電位）である２．５［Ｖ］が印加される。

【００３４】前記情報蓄積用容量素子Ｃは一方の電極１
２と誘電体膜１４との間に金属膜１３が構成される。同
様に、情報蓄積用容量素子Ｃは他方の電極１６と誘電体
膜１４との間に金属膜１５が構成される。この金属膜１
３、１５の夫々は、基本的に誘電体膜１４を半導体で挟
む構造に変えて、誘電体膜１４を金属で挟む構造で構成
される。つまり、金属膜１３は誘電体膜１４と一方の電
極１２との界面から一方の電極１２の内部に伸びる空乏
層の形成を排除できる。同様に、金属膜１５は誘電体膜
１４と他方の電極１６との界面から他方の電極１６の内
部に伸びる空乏層の形成を排除できる。

【００３５】前記金属膜１３、１５の夫々は、基本的に
は一方の電極１２、他方の電極１６の夫々との接触がオ
ーミックにできる材料、例えばＷ，Ｔｉ，Ｍｏ，Ｔａ等
の所謂高融点金属で形成される。金属膜１３は例えば選
択ＣＶＤ法で堆積する。金属膜１５は、スパッタ法若し
くはＣＶＤ法で堆積し、エッチングでパターンニングさ
れる。また、金属膜１３、１５の夫々は前述の高融点金
属と珪素との化合物である高融点金属珪化物で形成して
もよい。これらの高融点金属若しくは高融点金属珪化物
は製造プロセス中の高温熱処理に耐えることができる。 また、高融点金属若しくは高融点金属珪化物は、特に上
層配線が同様の金属層で形成される場合或いはその金属
層を含む場合に接続部分での接触抵抗値を低減できる等
の効果が得られる。金属膜１３、１５の夫々としては、
前述の材料以外に、Ｃｕ，Ａｕ，ＡＬ等を使用すること
もできる。

【００３６】ＳＴＣ構造を採用する情報蓄積用容量素子
Ｃにおいては、一方の電極１２の表面に形成される段差
（表面積）が大きいほど、電荷蓄積量を増加できるので
、特に、一方の電極１２と誘電体膜１４との間は薄い膜
厚例えば４０〜６０［ｎｍ］を有する金属膜１３を構成
する。他方の電極１６と誘電体膜１４との間は、層間絶
縁膜（１７）の表面の平担化を図る等の目的で、同様に
薄い膜厚を有する金属膜１５が構成される。

【００３７】このように構成される情報蓄積用容量素子
Ｃは、図２（Ｃ−Ｖ曲線図）のデータＡに示すように、
一方の電極１２と他方の電極１６との間の電位差が変動
した場合において、空乏層の発生に基づく電荷蓄積量の
減少がないので、電荷蓄積量が変化しない。図２の横軸
は、一方の電極１２を０［Ｖ］に固定した状態において
、他方の電極１６に負電位から正電位までの範囲で印加
される電位を示す。縦軸は蓄積容量［ｆＦ］を示す。

【００３８】同図２に示すように、本来、誘電体膜１４
を半導体で挟む構造を採用する情報蓄積用容量素子は、
データＢに示すように、他方の電極１６に印加される電
位が負に増加した場合、正に増加した場合のいずれの場
合も、空乏層の発生に基づき、電荷蓄積量が減少する。 特に、他方の電極１６に負電位が印加される場合、具体
的には一方の電極１２に５［Ｖ］、他方の電極１６に　
２．５［Ｖ］の夫々が印加される場合、空乏層の伸びが
その逆の場合に比べて大きく、電荷蓄積量の減少が大き
い。この第１の原因は、一方の電極１２が他方の電極１
６に比べて導入される不純物濃度が若干低いことである
。また、第２の原因は、一方の電極１２の膜厚が厚いの
で、不純物を拡散した際に、誘電体膜１４側の表面濃度
が低下することである。また、第３の原因は、本実施例
のＳＴＣ構造を採用する情報蓄積用容量素子Ｃに特有で
あり、一方の電極１２を拡散源として、メモリセル選択
用ＭＩＳＦＥＴＱｎの他方のｎ型半導体領域のｎ＋　型
半導体領域９を形成するので、不純物濃度が低下するこ
とである。つまり、情報蓄積用容量素子Ｃは、特に電荷
蓄積量の減少が大きくなる側である、一方の電極１２と
誘電体膜１４との間に金属膜１３を構成することにより
、空乏層の発生を防止できるので、電荷蓄積量を増加で
きる。

【００３９】前記メモリセルのメモリセル選択用ＭＩＳ
ＦＥＴＱｎの一方のｎ型半導体領域は相補性データ線１
８が電気的に接続される。相補性データ線１８は層間絶
縁膜１７に形成されたデータ線開口を通して一方のｎ型
半導体領域に接続される。相補性データ線１８は、例え
ばＭｏＳｉ２　膜、アルミニウム合金膜、ＭｏＳｉ２　
膜の夫々を順次積層した複合膜で構成される。

【００４０】前記相補性データ線１８の上層にはシャン
ト用ワード線２０が構成される。このシャント用ワード
線２０は、層間絶縁膜１９上に延在し、所定部において
ワード線６に電気的に接続される。

【００４１】前記シャント用ワード線２０上には図示し
ないが最終保護膜が構成される。

【００４２】このように、一方の電極１２、誘電体膜１
４、他方の電極１６の夫々を積み重ねたＳＴＣ構造を採
用する情報蓄積用容量素子Ｃとメモリセル選択用ＭＩＳ
ＦＥＴＱｎとの直列回路をメモリセルとするＤＲＡＭを
有する半導体集積回路装置において、前記メモリセルの
情報蓄積用容量素子Ｃの一方の電極１２、他方の電極１
６の少なくともいずれか一方が半導体（多結晶珪素膜）
で構成され、この半導体で構成された一方の電極１２又
は他方の電極１６と誘電体膜１４との間に金属膜１３若
しくは金属珪化膜１５を構成する。この構成により、前
記情報蓄積用容量素子Ｃの誘電体膜１４と一方の電極１
２又は他方の電極１６との界面から前記一方の電極１２
又は他方の電極１６側に形成される空乏層をなくし、一
方の電極１２と他方の電極１６との間の距離を誘電体膜
１４自体の膜厚に相当する程度に実効的に短くできるの
で、情報蓄積用容量素子Ｃの電荷蓄積量を増加できる。

【００４３】また、前記情報蓄積用容量素子Ｃの電荷蓄
積量を増加できるので、α線ソフトエラー耐圧を向上で
きる。また、このα線ソフトエラー耐圧を向上できるの
で、メモリセルの占有面積を縮小し、ＤＲＡＭの集積度
を向上できる。

【００４４】（実　施　例　２）本実施例２は、前記実
施例１の情報蓄積用容量素子の構造を変化させた、本発
明の第２実施例である。

【００４５】本発明の実施例２であるＤＲＡＭのメモリ
セルの情報蓄積用容量素子の構成を図３、図４（要部の
モデル化した断面図）で示す。

【００４６】図３に示す情報蓄積用容量素子Ｃは、一方
の電極１２の上部表面と誘電体膜１４との間に金属膜１
３を構成する。この金属膜１３は、スパッタ法又はＣＶ
Ｄ法で堆積され、一方の電極１２のパターンニングマス
クと同様のパターンニングマスクを使用してパターンニ
ングされる。

【００４７】このように構成される情報蓄積用容量素子
Ｃは、前述の実施例１の効果の他に、選択ＣＶＤ法等の
堆積条件が難しい特殊な堆積法を使用しないで金属膜１
３を形成できる。

【００４８】また、図４に示す情報蓄積用容量素子Ｃは
、一方の電極自体を金属膜１３で構成し、さらに他方の
電極自体も金属膜１６で構成する。

【００４９】このように構成される情報蓄積用容量素子
Ｃは、前記実施例１の効果の他に、多結晶珪素膜を形成
する工程を廃止できるので、ＤＲＡＭの製造プロセスの
工程数を低減できる。

【００５０】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。

【００５１】例えば、本発明は、前記実施例１の情報蓄
積用容量素子Ｃにおいて、特に電荷蓄積量の減少が大き
い、一方の電極１２と誘電体膜１４との間にのみ金属膜
１３を構成してもよい。

【００５２】また、本発明は、前記情報蓄積用容量素子
Ｃの誘電体膜１４として、単層の酸化珪素膜やＴａ２Ｏ
５膜を使用してもよい。

【００５３】また、本発明は、ＤＲＡＭのメモリセルの
情報蓄積用容量素子に限らず、アナログ・デジタル混在
型半導体集積回路装置に搭載される容量素子、一方の電
極を半導体領域とする所謂ＭＩＳ型容量素子を有する半
導体集積回路装置等に広く適用できる。

【００５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５５】容量素子を有する半導体集積回路装置にお
いて、前記容量素子の電荷蓄積量を増加できる。

【００５６】情報蓄積用容量素子をもつメモリセルで構
成されるＤＲＡＭを有する半導体集積回路装置において
、前記ＤＲＡＭのα線ソフトエラー耐圧を向上できる。 また、前記ＤＲＡＭの集積度を向上できる。

【図面の簡単な説明】

【図１】本発明の実施例１である半導体集積回路装置に
搭載されたＤＲＡＭのメモリセルの構成を示す要部断面
図。

【図２】前記ＤＲＡＭのメモリセルの情報蓄積用容量素
子のＣ−Ｖ曲線図。

【図３】本発明の実施例２であるＤＲＡＭのメモリセル
の情報蓄積用容量素子の構成を示す要部のモデル化した
断面図。

【図４】前記情報蓄積用容量素子の他の構成を示す要部
のモデル化した断面図。

【符号の説明】

６…ゲート電極又はワード線 ７，９，１０…半導体領域 １２，１６…電極 １３，１５…金属膜 １４…誘電体膜、 １８…相補性データ線 Ｑｎ…メモリセル選択用ＭＩＳＦＥＴ Ｃ…情報蓄積用容量素子

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　第１電極、誘電体膜、第２電極の夫々
   を積み重ねた容量素子を有する半導体集積回路装置にお
   いて、前記容量素子の第１電極、第２電極の少なくとも
   いずれか一方が半導体で構成され、この半導体で構成さ
   れた第１電極又は第２電極と誘電体膜との間に金属膜若
   しくは金属珪化膜を構成したことを特徴とする半導体集
   積回路装置。
2. 【請求項２】　　第１電極、誘電体膜、第２電極の夫々
   を積み重ねた情報蓄積用容量素子とメモリセル選択用Ｍ
   ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭを
   有する半導体集積回路装置において、前記メモリセルの
   情報蓄積用容量素子の第１電極、第２電極の少なくとも
   いずれか一方が半導体で構成され、この半導体で構成さ
   れた第１電極又は第２電極と誘電体膜との間に金属膜若
   しくは金属珪化膜を構成したことを特徴とする半導体集
   積回路装置。