JPH04246847A - 半導体集積回路のパッケージ - Google Patents

半導体集積回路のパッケージ

Info

Publication number
JPH04246847A
JPH04246847A JP3011739A JP1173991A JPH04246847A JP H04246847 A JPH04246847 A JP H04246847A JP 3011739 A JP3011739 A JP 3011739A JP 1173991 A JP1173991 A JP 1173991A JP H04246847 A JPH04246847 A JP H04246847A
Authority
JP
Japan
Prior art keywords
base
cap
lead frame
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3011739A
Other languages
English (en)
Inventor
Hiroshi Nishimura
浩 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Kyushu Ltd
Original Assignee
NEC Kyushu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Kyushu Ltd filed Critical NEC Kyushu Ltd
Priority to JP3011739A priority Critical patent/JPH04246847A/ja
Publication of JPH04246847A publication Critical patent/JPH04246847A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路のパッケ
ージに関し、特に封止ガラスにより密閉されるパッケー
ジに関するものである。
【０００２】
【従来の技術】従来のパッケージは、図３に示すように
、ベース１とリードフレーム３とキャップ２と封止ガラ
スにより構成されている。ベース１およびキャップ２の
封止ガラスにより嵌合される部分については、平坦とな
っていた。
【０００３】
【発明が解決しようとする課題】前述した従来のパッケ
ージは、封止時に封止ガラスが軟化するため、キャップ
２，ベース１およびリードフレーム３にずれが生じやす
く、歩留り低下となったり、また後工程においてもその
ずれのため設備の故障の原因となるという問題点があっ
た。
【０００４】本発明の目的は、キャップ、ベース及びリ
ードフレームのずれを防止できる半導体集積回路のパッ
ケージを提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
のパッケージは、半導体集積回路のベースとリードフレ
ームとキャップを封止ガラスにて密閉する半導体集積回
路のパッケージにおいて、前記ベースと前記キャップに
嵌合せしめる凹凸部を設け、前記リードフレームに前記
凹凸部に対応した穴部を有することを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は、本発明の一実施例の縦断面図、図２は、本発
明のベース，キャップ，リードフレームの縦断面図であ
る。
【０００７】図１に示すように、ＩＣ７はダイボンディ
ング材６によりベース１に嵌合され、またボンディング
ワイヤー８によりリードフレーム３に接続されている。
【０００８】封止時において、図２に示すように、ベー
ス１とキャップ２とリードフレーム３は封止ガラス５に
より嵌合されるが、その時ベース１に設けられた凸部４
ａとキャップ２に設けられた凹部４ｂおよび、穴部９に
よりベース１，キャップ２，リードフレーム３は位置決
めされ、ずれを防止することができる。
【０００９】以上の例ではベースに凸部、キャップに凹
部を設けたが、ベースに凹部、キャップに凸部を設けて
も同様である。
【００１０】
【発明の効果】以上説明したように本発明は、ベースと
キャップに凹凸部、リードフレームに穴部を有すること
により、３者のずれを極力低減でき、歩留り向上，設備
故障の低減という効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の縦断面図である。
【図２】本発明のベース，キャップ，リードフレームの
縦断面図である。
【図３】従来のベース，キャップ，リードフレームの縦
断面図である。
【符号の説明】
１　　　　ベース ２　　　　キャップ ３　　　　リードフレーム ４　　　　凹凸部 ５　　　　封止ガラス ６　　　　ダイボンディング材 ７　　　　ＩＣ ８　　　　ボンディングワイヤー ９　　　　穴部

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　半導体集積回路のベースとリードフレ
    ームとキャップを封止ガラスにて密閉する半導体集積回
    路のパッケージにおいて、前記ベースと前記キャップに
    嵌合せしめる凹凸部を設け、前記リードフレームに前記
    凹凸部に対応した穴部を有することを特徴とする半導体
    集積回路のパッケージ。
JP3011739A 1991-02-01 1991-02-01 半導体集積回路のパッケージ Pending JPH04246847A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3011739A JPH04246847A (ja) 1991-02-01 1991-02-01 半導体集積回路のパッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3011739A JPH04246847A (ja) 1991-02-01 1991-02-01 半導体集積回路のパッケージ

Publications (1)

Publication Number Publication Date
JPH04246847A true JPH04246847A (ja) 1992-09-02

Family

ID=11786402

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3011739A Pending JPH04246847A (ja) 1991-02-01 1991-02-01 半導体集積回路のパッケージ

Country Status (1)

Country Link
JP (1) JPH04246847A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646443A (en) * 1993-10-15 1997-07-08 Nec Corporation Semiconductor package
KR100231118B1 (ko) * 1996-02-01 1999-11-15 가네꼬 히사시 패키지
US6218730B1 (en) * 1999-01-06 2001-04-17 International Business Machines Corporation Apparatus for controlling thermal interface gap distance
US6875631B2 (en) * 2002-09-27 2005-04-05 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646443A (en) * 1993-10-15 1997-07-08 Nec Corporation Semiconductor package
US5789812A (en) * 1993-10-15 1998-08-04 Nec Corporation Semiconductor package
KR100231118B1 (ko) * 1996-02-01 1999-11-15 가네꼬 히사시 패키지
US6218730B1 (en) * 1999-01-06 2001-04-17 International Business Machines Corporation Apparatus for controlling thermal interface gap distance
US6875631B2 (en) * 2002-09-27 2005-04-05 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same

Similar Documents

Publication Publication Date Title
JPH10144855A (ja) リードフレームとこれを用いた半導体装置
JPH04246847A (ja) 半導体集積回路のパッケージ
US5083186A (en) Semiconductor device lead frame with rounded edges
JPH04199664A (ja) 半導体装置
JPS62115834A (ja) 半導体封止装置
JPS6086851A (ja) 樹脂封止型半導体装置
JPS63200550A (ja) リ−ドフレ−ム
KR910000018B1 (ko) 리이드프레임을 갖춘 반도체장치 및 그 제조방법
JPS6232622A (ja) 半導体装置用樹脂封止金型
JPH0821667B2 (ja) リードフレーム
JPH07211731A (ja) 半導体装置
JPH02106950A (ja) リードレスチップキャリア
JPH0358452A (ja) 樹脂封止型半導体装置
JPS55118661A (en) Lead frame for semiconductor device
JP2936679B2 (ja) 樹脂封止型半導体装置の製造方法及び封止用金型
JP2527803Y2 (ja) 樹脂封止型電子部品用リードフレーム
JPH0419805Y2 (ja)
KR0156105B1 (ko) 반도체 칩과 리드프레임의 연결 방법
JPS6384143A (ja) 半導体装置
JPH05243464A (ja) リードフレーム及びこれを用いた樹脂封止型半導体装置
JPH05267375A (ja) 半導体樹脂封止金型
JP2560194B2 (ja) パッケージ型半導体装置の製造方法
JPH03283456A (ja) 半導体装置
JPH04180664A (ja) 半導体装置用リードフレーム及びそれを用いた半導体装置の製造方法
JPS63181362A (ja) リ−ドフレ−ム