JPH04239936A - キャッシュ制御装置 - Google Patents
キャッシュ制御装置Info
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- JPH04239936A JPH04239936A JP3006743A JP674391A JPH04239936A JP H04239936 A JPH04239936 A JP H04239936A JP 3006743 A JP3006743 A JP 3006743A JP 674391 A JP674391 A JP 674391A JP H04239936 A JPH04239936 A JP H04239936A
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- 230000001629 suppression Effects 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000006731 degradation reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュ制御装置に関
し、特にアドレスアレイに障害が発生しても処理速度の
デグレード処理で対応できるキャッシュ制御装置に関す
る。
し、特にアドレスアレイに障害が発生しても処理速度の
デグレード処理で対応できるキャッシュ制御装置に関す
る。
【０００２】
【従来の技術】従来のキャッシュ制御装置は、アドレス
アレイの各ディレクトリアドレスに対応するデグレード
フラグあるいは各ウェイに対応するデグレードフラグを
持っており、アドレスアレイに障害が発生したときには
、障害発生箇所に対応するディレクトリアドレスあるい
はウェイに対するデグレードフラグを立て、障害処理後
に、処理を再開したときには、アドレスアレイのデグレ
ードフラグが立っている箇所を索引しようとした場合に
、対応するディレクトリアドレスあるいはウェイに関係
するアドレスヒット信号を抑止することにより、エラー
発生箇所を切離して使用するようにしていた。
アレイの各ディレクトリアドレスに対応するデグレード
フラグあるいは各ウェイに対応するデグレードフラグを
持っており、アドレスアレイに障害が発生したときには
、障害発生箇所に対応するディレクトリアドレスあるい
はウェイに対するデグレードフラグを立て、障害処理後
に、処理を再開したときには、アドレスアレイのデグレ
ードフラグが立っている箇所を索引しようとした場合に
、対応するディレクトリアドレスあるいはウェイに関係
するアドレスヒット信号を抑止することにより、エラー
発生箇所を切離して使用するようにしていた。
【０００３】
【発明が解決しようとする課題】上述した従来のキャッ
シュ制御装置は、ディレクトリアドレスごとのデグレー
ドを行った場合には、各ディレクトリアドレスごとにデ
グレードフラグを持たねばならないために、ハードウェ
ア量の増大を招くという欠点を有している。また、従来
のキャッシュ制御装置は、ディレクトリアドレスごとの
デグレードではなく、各ウェイごとのデグレードを行っ
た場合には、ハードウェア量が少なくてすむが、アドレ
スアレイに障害が発生したときには、障害が発生したウ
ェイをすべて切離してしまうために、キャッシュメモリ
の容量が大幅に減少し、性能の低下を招くという欠点を
有している。
シュ制御装置は、ディレクトリアドレスごとのデグレー
ドを行った場合には、各ディレクトリアドレスごとにデ
グレードフラグを持たねばならないために、ハードウェ
ア量の増大を招くという欠点を有している。また、従来
のキャッシュ制御装置は、ディレクトリアドレスごとの
デグレードではなく、各ウェイごとのデグレードを行っ
た場合には、ハードウェア量が少なくてすむが、アドレ
スアレイに障害が発生したときには、障害が発生したウ
ェイをすべて切離してしまうために、キャッシュメモリ
の容量が大幅に減少し、性能の低下を招くという欠点を
有している。
【０００４】本発明の目的は、アドレスアレイの読出し
時に、そのディレクトリアドレスで以前に障害が発生し
なかったかどうかを、各ウェイごとに調べ、障害が発生
したことを検出した場合には、対応するウェイのアドレ
スヒット信号を抑止し、リクエストアドレスのタグアド
レスがアドレスアレイの障害発生箇所に登録されていな
いように見せかけることにより、少ないハードウェア量
で、アドレスアレイの障害発生箇所の切離しを行うこと
ができて、かつ障害発生箇所の切離しによるキャッシュ
メモリの容量低下を最小限にして性能の低下を抑えるこ
とができるキャッシュ制御装置を提供することにある。
時に、そのディレクトリアドレスで以前に障害が発生し
なかったかどうかを、各ウェイごとに調べ、障害が発生
したことを検出した場合には、対応するウェイのアドレ
スヒット信号を抑止し、リクエストアドレスのタグアド
レスがアドレスアレイの障害発生箇所に登録されていな
いように見せかけることにより、少ないハードウェア量
で、アドレスアレイの障害発生箇所の切離しを行うこと
ができて、かつ障害発生箇所の切離しによるキャッシュ
メモリの容量低下を最小限にして性能の低下を抑えるこ
とができるキャッシュ制御装置を提供することにある。
【０００５】
【課題を解決するための手段】第１の発明のキャッシュ
制御装置は、 （Ａ）主記憶アドレスの下位部であるカラムアドレスご
とに、最大ｎ（ｎ≧１）個のデータのコピーを格納する
データアレイ、 （Ｂ）データ要求部で必要とするデータが前記データア
レイ上に存在するかどうかを調べるために、前記データ
アレイ上に存在するデータのカラムアドレスに対応した
前記主記憶アドレスの上位部であるタグアドレスと、そ
のタグアドレスが有効か否かを示すバリッドビットとの
対をブロック単位で格納するアドレスアレイ、を有する
ｎウェイセットアソシアティブ方式のキャッシュメモリ
を使用するコンピュータのキャッシュ制御装置において
、 （Ｃ）前記アドレスアレイの以前に障害が発生したディ
レクトリアドレスとそのバリッドビットとの対を保持す
るディレクトリアドレス保持手段、 （Ｄ）データ要求部から出されたリクエストのディレク
トリアドレスと、前記ディレクトリアドレス保持手段に
格納されているディレクトリアドレスとを前記アドレス
アレイの各ウェイへのアクセスごとに比較するディレク
トリアドレス比較手段、 （Ｅ）前記アドレスアレイの各ウェイの読出しごとに、
データ要求部から出されたリクエストのタグアドレスと
、データ要求部から出されたリクエストのディレクトリ
アドレスにより前記アドレスアレイから読出したタグア
ドレスとを比較して一致するとともに、読出したバリッ
ドビットが有効であるときに、アドレスアレイヒット信
号を発生するタグアドレス比較手段、（Ｆ）前記ディレ
クトリアドレス比較手段で一致が検出されたウェイに対
して、前記タグアドレス比較手段が発生したアドレスア
レイヒット信号を無効にするヒット信号抑止手段、を備
えて構成されている。
制御装置は、 （Ａ）主記憶アドレスの下位部であるカラムアドレスご
とに、最大ｎ（ｎ≧１）個のデータのコピーを格納する
データアレイ、 （Ｂ）データ要求部で必要とするデータが前記データア
レイ上に存在するかどうかを調べるために、前記データ
アレイ上に存在するデータのカラムアドレスに対応した
前記主記憶アドレスの上位部であるタグアドレスと、そ
のタグアドレスが有効か否かを示すバリッドビットとの
対をブロック単位で格納するアドレスアレイ、を有する
ｎウェイセットアソシアティブ方式のキャッシュメモリ
を使用するコンピュータのキャッシュ制御装置において
、 （Ｃ）前記アドレスアレイの以前に障害が発生したディ
レクトリアドレスとそのバリッドビットとの対を保持す
るディレクトリアドレス保持手段、 （Ｄ）データ要求部から出されたリクエストのディレク
トリアドレスと、前記ディレクトリアドレス保持手段に
格納されているディレクトリアドレスとを前記アドレス
アレイの各ウェイへのアクセスごとに比較するディレク
トリアドレス比較手段、 （Ｅ）前記アドレスアレイの各ウェイの読出しごとに、
データ要求部から出されたリクエストのタグアドレスと
、データ要求部から出されたリクエストのディレクトリ
アドレスにより前記アドレスアレイから読出したタグア
ドレスとを比較して一致するとともに、読出したバリッ
ドビットが有効であるときに、アドレスアレイヒット信
号を発生するタグアドレス比較手段、（Ｆ）前記ディレ
クトリアドレス比較手段で一致が検出されたウェイに対
して、前記タグアドレス比較手段が発生したアドレスア
レイヒット信号を無効にするヒット信号抑止手段、を備
えて構成されている。
【０００６】また、第２の発明のキャッシュ制御装置は
、 （Ａ）主記憶アドレスの下位部であるカラムアドレスご
とに、最大ｎ（ｎ≧１）個のデータのコピーを格納する
データアレイ、 （Ｂ）データ要求部で必要とするデータが前記データア
レイ上に存在するかどうかを調べるために、前記データ
アレイ上に存在するデータのカラムアドレスに対応した
前記主記憶アドレスの上位部であるタグアドレスと、そ
のタグアドレスが有効か否かを示すバリッドビットとの
対をブロック単位で格納するアドレスアレイ、を有する
ｎウェイセットアソシアティブ方式のキャッシュメモリ
を使用するコンピュータのキャッシュ制御装置において
、 （Ｃ）ディレクトリアドレス保持手段が、前記アドレス
アレイの以前に障害が発生したディレクトリアドレスと
そのバリッドビットとの対を保持し、 （Ｄ）データ要求部から出されたリクエストのディレク
トリアドレスと、前記ディレクトリアドレス保持手段に
格納されているディレクトリアドレスとを前記アドレス
アレイの各ウェイへのアクセスごとに比較して、ディレ
クトリアドレス一致信号を発生し、 （Ｅ）前記アドレスアレイの各ウェイの読出しごとに、
データ要求部から出されたリクエストのタグアドレスと
、データ要求部から出されたリクエストのディレクトリ
アドレスにより前記アドレスアレイから読出したタグア
ドレスとを比較して一致するとともに、読出したバリッ
ドビットが有効であるときに、アドレスアレイヒット信
号を発生し、 （Ｆ）前記ディレクトリアドレス一致信号が発生したウ
ェイに対しては、前記アドレスアレイヒット信号を無効
にする、ことにより構成されている。
、 （Ａ）主記憶アドレスの下位部であるカラムアドレスご
とに、最大ｎ（ｎ≧１）個のデータのコピーを格納する
データアレイ、 （Ｂ）データ要求部で必要とするデータが前記データア
レイ上に存在するかどうかを調べるために、前記データ
アレイ上に存在するデータのカラムアドレスに対応した
前記主記憶アドレスの上位部であるタグアドレスと、そ
のタグアドレスが有効か否かを示すバリッドビットとの
対をブロック単位で格納するアドレスアレイ、を有する
ｎウェイセットアソシアティブ方式のキャッシュメモリ
を使用するコンピュータのキャッシュ制御装置において
、 （Ｃ）ディレクトリアドレス保持手段が、前記アドレス
アレイの以前に障害が発生したディレクトリアドレスと
そのバリッドビットとの対を保持し、 （Ｄ）データ要求部から出されたリクエストのディレク
トリアドレスと、前記ディレクトリアドレス保持手段に
格納されているディレクトリアドレスとを前記アドレス
アレイの各ウェイへのアクセスごとに比較して、ディレ
クトリアドレス一致信号を発生し、 （Ｅ）前記アドレスアレイの各ウェイの読出しごとに、
データ要求部から出されたリクエストのタグアドレスと
、データ要求部から出されたリクエストのディレクトリ
アドレスにより前記アドレスアレイから読出したタグア
ドレスとを比較して一致するとともに、読出したバリッ
ドビットが有効であるときに、アドレスアレイヒット信
号を発生し、 （Ｆ）前記ディレクトリアドレス一致信号が発生したウ
ェイに対しては、前記アドレスアレイヒット信号を無効
にする、ことにより構成されている。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明のキャッシュ制御装置の一実
施例を示すブロック図である。
施例を示すブロック図である。
【０００９】本実施例のコンピュータは、主記憶アドレ
スの下位部であるカラムアドレスごとに、２個のデータ
のコピーを格納するデータアレイ（図示せず）を有する
とともに、データ要求部で必要とするデータがそのデー
タアレイ上に存在するかどうかを調べるために、そのデ
ータアレイ上に存在するデータのカラムアドレスに対応
した主記憶アドレスの上位部であるタグアドレスと、そ
のタグアドレスが有効か否かを示すバリッドビットとの
対をブロック単位で格納する図１に示すアドレスアレイ
５を有する２ウェイセットアソシアティブ方式のキャッ
シュメモリを使用している。
スの下位部であるカラムアドレスごとに、２個のデータ
のコピーを格納するデータアレイ（図示せず）を有する
とともに、データ要求部で必要とするデータがそのデー
タアレイ上に存在するかどうかを調べるために、そのデ
ータアレイ上に存在するデータのカラムアドレスに対応
した主記憶アドレスの上位部であるタグアドレスと、そ
のタグアドレスが有効か否かを示すバリッドビットとの
対をブロック単位で格納する図１に示すアドレスアレイ
５を有する２ウェイセットアソシアティブ方式のキャッ
シュメモリを使用している。
【００１０】そして、障害処理部のディレクトリアドレ
ス保持手段１Ａ，１Ｂは、アドレスアレイ５で以前に障
害が発生したディレクトリアドレスとそのバリッドビッ
トとの対を保持している。
ス保持手段１Ａ，１Ｂは、アドレスアレイ５で以前に障
害が発生したディレクトリアドレスとそのバリッドビッ
トとの対を保持している。
【００１１】また、ディレクトリアドレス比較手段２Ａ
，２Ｂは、データ要求部から出されたリクエストにより
アドレスレジスタ４にセットされたディレクトリアドレ
スと、ディレクトリアドレス保持手段１Ａ，１Ｂに格納
されているディレクトリアドレスとを、アドレスアレイ
５に対する各ウェイＡ，Ｂへのアクセスごとに比較して
いる。
，２Ｂは、データ要求部から出されたリクエストにより
アドレスレジスタ４にセットされたディレクトリアドレ
スと、ディレクトリアドレス保持手段１Ａ，１Ｂに格納
されているディレクトリアドレスとを、アドレスアレイ
５に対する各ウェイＡ，Ｂへのアクセスごとに比較して
いる。
【００１２】一方、タグアドレス比較手段６Ａ，６Ｂは
、アドレスアレイ５に対する各ウェイＡ，Ｂの読出しご
とに、データ要求部から出されたリクエストによりアド
レスレジスタ４にセットされたタグアドレスと、データ
要求部から出されたリクエストによりアドレスレジスタ
４にセットされたディレクトリアドレスでアドレスアレ
イ５から読出したタグアドレスとを比較して一致すると
ともに、読出したバリッドビットが有効であるときに、
アドレスアレイヒット信号を発生している。
、アドレスアレイ５に対する各ウェイＡ，Ｂの読出しご
とに、データ要求部から出されたリクエストによりアド
レスレジスタ４にセットされたタグアドレスと、データ
要求部から出されたリクエストによりアドレスレジスタ
４にセットされたディレクトリアドレスでアドレスアレ
イ５から読出したタグアドレスとを比較して一致すると
ともに、読出したバリッドビットが有効であるときに、
アドレスアレイヒット信号を発生している。
【００１３】そこで、ヒット信号抑止手段３Ａ，３Ｂは
、ディレクトリアドレス比較手段２Ａ，２Ｂで一致が検
出されたウェイＡ，Ｂのみに対して、タグアドレス比較
手段６Ａ，６Ｂが発生したアドレスアレイヒット信号を
無効にして、ヒット信号フラグ７Ａ，７Ｂへのセットを
抑止している。
、ディレクトリアドレス比較手段２Ａ，２Ｂで一致が検
出されたウェイＡ，Ｂのみに対して、タグアドレス比較
手段６Ａ，６Ｂが発生したアドレスアレイヒット信号を
無効にして、ヒット信号フラグ７Ａ，７Ｂへのセットを
抑止している。
【００１４】この結果、以前に障害が発生したことを検
出したアドレスアレイ５のディレクトリアドレスのウェ
イについては、タグアドレス比較手段６Ａ，６Ｂがアド
レスアレイヒット信号を発生しても、データアレイ制御
部に対して、ヒット信号フラグ７Ａ，７Ｂのオフの出力
が送られることとなる。
出したアドレスアレイ５のディレクトリアドレスのウェ
イについては、タグアドレス比較手段６Ａ，６Ｂがアド
レスアレイヒット信号を発生しても、データアレイ制御
部に対して、ヒット信号フラグ７Ａ，７Ｂのオフの出力
が送られることとなる。
【００１５】
【発明の効果】以上説明したように、本発明のキャッシ
ュ制御装置は、アドレスアレイの読出し時に、そのディ
レクトリアドレスで以前に障害が発生しなかったかどう
かを、各ウェイごとに調べ、障害が発生したことを検出
した場合には、対応するウェイのアドレスヒット信号を
抑止し、リクエストアドレスのタグアドレスがアドレス
アレイの障害発生箇所に登録されていないように見せか
けることにより、少ないハードウェア量で、アドレスア
レイの障害発生箇所の切離しを行うことができて、かつ
障害発生箇所の切離しによるキャッシュメモリの容量低
下を最小限にして性能の低下を抑えることができるとい
う効果を有している。
ュ制御装置は、アドレスアレイの読出し時に、そのディ
レクトリアドレスで以前に障害が発生しなかったかどう
かを、各ウェイごとに調べ、障害が発生したことを検出
した場合には、対応するウェイのアドレスヒット信号を
抑止し、リクエストアドレスのタグアドレスがアドレス
アレイの障害発生箇所に登録されていないように見せか
けることにより、少ないハードウェア量で、アドレスア
レイの障害発生箇所の切離しを行うことができて、かつ
障害発生箇所の切離しによるキャッシュメモリの容量低
下を最小限にして性能の低下を抑えることができるとい
う効果を有している。
【図１】本発明のキャッシュ制御装置の一実施例を示す
ブロック図である。
ブロック図である。
１Ａ，１Ｂ ディレクトリアドレス保持手段２Ａ
，２Ｂ ディレクトリアドレス比較手段３Ａ，３
Ｂ ヒット信号抑止手段４ アドレスレジ
スタ ５ アドレスアレイ ６Ａ，６Ｂ タグアドレス比較手段７Ａ，７Ｂ
ヒット信号フラグ
，２Ｂ ディレクトリアドレス比較手段３Ａ，３
Ｂ ヒット信号抑止手段４ アドレスレジ
スタ ５ アドレスアレイ ６Ａ，６Ｂ タグアドレス比較手段７Ａ，７Ｂ
ヒット信号フラグ
Claims (2)
- 【請求項１】（Ａ）主記憶アドレスの下位部であるカラ
ムアドレスごとに、最大ｎ（ｎ≧１）個のデータのコピ
ーを格納するデータアレイ、 （Ｂ）データ要求部で必要とするデータが前記データア
レイ上に存在するかどうかを調べるために、前記データ
アレイ上に存在するデータのカラムアドレスに対応した
前記主記憶アドレスの上位部であるタグアドレスと、そ
のタグアドレスが有効か否かを示すバリッドビットとの
対をブロック単位で格納するアドレスアレイ、を有する
ｎウェイセットアソシアティブ方式のキャッシュメモリ
を使用するコンピュータのキャッシュ制御装置において
、 （Ｃ）前記アドレスアレイで以前に障害が発生したディ
レクトリアドレスとそのバリッドビットとの対を保持す
るディレクトリアドレス保持手段、 （Ｄ）データ要求部から出されたリクエストのディレク
トリアドレスと、前記ディレクトリアドレス保持手段に
格納されているディレクトリアドレスとを前記アドレス
アレイの各ウェイへのアクセスごとに比較するディレク
トリアドレス比較手段、 （Ｅ）前記アドレスアレイの各ウェイの読出しごとに、
データ要求部から出されたリクエストのタグアドレスと
、データ要求部から出されたリクエストのディレクトリ
アドレスにより前記アドレスアレイから読出したタグア
ドレスとを比較して一致するとともに、読出したバリッ
ドビットが有効であるときに、アドレスアレイヒット信
号を発生するタグアドレス比較手段、（Ｆ）前記ディレ
クトリアドレス比較手段で一致が検出されたウェイに対
して、前記タグアドレス比較手段が発生したアドレスア
レイヒット信号を無効にするヒット信号抑止手段、を備
えることを特徴とするキャッシュ制御装置。 - 【請求項２】（Ａ）主記憶アドレスの下位部であるカラ
ムアドレスごとに、最大ｎ（ｎ≧１）個のデータのコピ
ーを格納するデータアレイ、 （Ｂ）データ要求部で必要とするデータが前記データア
レイ上に存在するかどうかを調べるために、前記データ
アレイ上に存在するデータのカラムアドレスに対応した
前記主記憶アドレスの上位部であるタグアドレスと、そ
のタグアドレスが有効か否かを示すバリッドビットとの
対をブロック単位で格納するアドレスアレイ、を有する
ｎウェイセットアソシアティブ方式のキャッシュメモリ
を使用するコンピュータのキャッシュ制御装置において
、 （Ｃ）ディレクトリアドレス保持手段が、前記アドレス
アレイで以前に障害が発生したディレクトリアドレスと
そのバリッドビットとの対を保持し、 （Ｄ）データ要求部から出されたリクエストのディレク
トリアドレスと、前記ディレクトリアドレス保持手段に
格納されているディレクトリアドレスとを前記アドレス
アレイの各ウェイへのアクセスごとに比較して、ディレ
クトリアドレス一致信号を発生し、 （Ｅ）前記アドレスアレイの各ウェイの読出しごとに、
データ要求部から出されたリクエストのタグアドレスと
、データ要求部から出されたリクエストのディレクトリ
アドレスにより前記アドレスアレイから読出したタグア
ドレスとを比較して一致するとともに、読出したバリッ
ドビットが有効であるときに、アドレスアレイヒット信
号を発生し、 （Ｆ）前記ディレクトリアドレス一致信号が発生したウ
ェイに対しては、前記アドレスアレイヒット信号を無効
にする、ことを特徴とするキャッシュ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006743A JPH04239936A (ja) | 1991-01-24 | 1991-01-24 | キャッシュ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006743A JPH04239936A (ja) | 1991-01-24 | 1991-01-24 | キャッシュ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239936A true JPH04239936A (ja) | 1992-08-27 |
Family
ID=11646690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006743A Pending JPH04239936A (ja) | 1991-01-24 | 1991-01-24 | キャッシュ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239936A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008155805A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | キャッシュメモリ装置、演算処理装置及びその制御方法 |
-
1991
- 1991-01-24 JP JP3006743A patent/JPH04239936A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008155805A1 (ja) * | 2007-06-20 | 2010-08-26 | 富士通株式会社 | キャッシュメモリ装置、演算処理装置及びその制御方法 |
| JP4595029B2 (ja) * | 2007-06-20 | 2010-12-08 | 富士通株式会社 | キャッシュメモリ装置、演算処理装置及びその制御方法 |
| US8700947B2 (en) | 2007-06-20 | 2014-04-15 | Fujitsu Limited | Cache memory apparatus, execution processing apparatus and control method thereof |
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