JPH04225653A - 回線制御装置 - Google Patents
回線制御装置Info
- Publication number
- JPH04225653A JPH04225653A JP2407508A JP40750890A JPH04225653A JP H04225653 A JPH04225653 A JP H04225653A JP 2407508 A JP2407508 A JP 2407508A JP 40750890 A JP40750890 A JP 40750890A JP H04225653 A JPH04225653 A JP H04225653A
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- Japan
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- processing request
- data bus
- common control
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- 238000004891 communication Methods 0.000 title claims description 3
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000003530 single readout Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は回線制御装置に関し、特
に回線からの処理要求を検出する回線制御装置に関する
。
に回線からの処理要求を検出する回線制御装置に関する
。
【０００２】
【従来の技術】従来、この種の回線制御装置では、回線
アダプタからの処理要求の検出方法には主に次の２つの
方法がある。
アダプタからの処理要求の検出方法には主に次の２つの
方法がある。
【０００３】回線共通制御部と各回線アダプタとの間に
各回線からの処理要求信号線を回線対応に回線数の分だ
け設ける第１の方法と、各回線アダプタからの処理要求
信号線をバス構成とし１本の信号線を回線共通制御部に
接続して回線共通制御部からのアドレス線で指示される
回線のみが処理要求信号を送出する第２の方法である。
各回線からの処理要求信号線を回線対応に回線数の分だ
け設ける第１の方法と、各回線アダプタからの処理要求
信号線をバス構成とし１本の信号線を回線共通制御部に
接続して回線共通制御部からのアドレス線で指示される
回線のみが処理要求信号を送出する第２の方法である。
【０００４】
【発明が解決しようとする課題】上述した従来の回線制
御装置における第１の方法では、回線共通制御部と回線
アダプタの間で切替制御を行う場合には長いケーブルを
使用して回線アダプタと他の回線制御装置の回線共通制
御部とを接続することがある。この場合、回線数が増え
ると処理要求信号線も増えるので、ケーブル本数が増え
る欠点がある。また、第２の方法では、各回線アダプタ
から回線共通制御部に接続する処理要求信号線は１本で
良いが、各回線毎にアドレス線にアドレスを送出して処
理要求の有無を検出する必要があり、処理性能を悪くす
る欠点がある。
御装置における第１の方法では、回線共通制御部と回線
アダプタの間で切替制御を行う場合には長いケーブルを
使用して回線アダプタと他の回線制御装置の回線共通制
御部とを接続することがある。この場合、回線数が増え
ると処理要求信号線も増えるので、ケーブル本数が増え
る欠点がある。また、第２の方法では、各回線アダプタ
から回線共通制御部に接続する処理要求信号線は１本で
良いが、各回線毎にアドレス線にアドレスを送出して処
理要求の有無を検出する必要があり、処理性能を悪くす
る欠点がある。
【０００５】本発明の目的は、回線共通制御部から回線
アダプタに対する１回または少ない回数で読出し動作を
行うことによって複数の回線からの処理要求の有無を検
出する回線制御装置を提供することにある。
アダプタに対する１回または少ない回数で読出し動作を
行うことによって複数の回線からの処理要求の有無を検
出する回線制御装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の回線制御装置は
、通信回線に接続され送受信データのシリアルパラレル
変換及びレベル変換を行う複数の回線アダプタと、この
回線アダプタとはデータバスで接続され前記複数の回線
アダブタを共通に制御する回線共通制御部とを有してな
り前記各回線アダプタからの処理要求に応じて回線処理
を行う回線制御装置において、前記各回線アダプタは前
記処理要求の有無をビット単位に前記データバスに出力
する処理要求出力手段を備え、前記回線共通制御部から
前記処理要求出力手段の内容を前記データバスを介して
読み出すことを特徴とする。
、通信回線に接続され送受信データのシリアルパラレル
変換及びレベル変換を行う複数の回線アダプタと、この
回線アダプタとはデータバスで接続され前記複数の回線
アダブタを共通に制御する回線共通制御部とを有してな
り前記各回線アダプタからの処理要求に応じて回線処理
を行う回線制御装置において、前記各回線アダプタは前
記処理要求の有無をビット単位に前記データバスに出力
する処理要求出力手段を備え、前記回線共通制御部から
前記処理要求出力手段の内容を前記データバスを介して
読み出すことを特徴とする。
【０００７】また、前記処理要求出力手段は前記データ
バスのビット単位に処理要求を出力するドライバと、前
記回線アダプタのアドレスと回線アダプタ識別信号とを
デコードして前記ドライバ出力をイネーブルにするデコ
ーダとからなることを特徴とする。
バスのビット単位に処理要求を出力するドライバと、前
記回線アダプタのアドレスと回線アダプタ識別信号とを
デコードして前記ドライバ出力をイネーブルにするデコ
ーダとからなることを特徴とする。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の回線制御装置の一実施例の
ブロック図、図２は図１における回線アダプタの一例を
示すブロック図である。
ブロック図、図２は図１における回線アダプタの一例を
示すブロック図である。
【００１０】図１において、回線共通制御部１は８ビッ
トのデータバス１００と６ビットのアドレスバス２００
とを介して、それぞれ１回線を収容する回線アダプタ（
以下ＬＡ）２０，〜２７と接続され、回線制御装置１は
３２ビットのデータバスにより上位装置と接続されてい
る。
トのデータバス１００と６ビットのアドレスバス２００
とを介して、それぞれ１回線を収容する回線アダプタ（
以下ＬＡ）２０，〜２７と接続され、回線制御装置１は
３２ビットのデータバスにより上位装置と接続されてい
る。
【００１１】まず、図１を参照して全体の動作について
説明する。回線共通制御部１はデータバス３００を介し
て上位装置との間での送受信データの転送，上位装置か
らのコマンドの解析実行及び上位装置への応答制御等を
行う。また下位に対しては、データバス１００及びアド
レスバス２００を介してＬＡ２０，〜２７の制御，送信
データの書込み，状態レジスタ及び受信データの読出し
を行う。
説明する。回線共通制御部１はデータバス３００を介し
て上位装置との間での送受信データの転送，上位装置か
らのコマンドの解析実行及び上位装置への応答制御等を
行う。また下位に対しては、データバス１００及びアド
レスバス２００を介してＬＡ２０，〜２７の制御，送信
データの書込み，状態レジスタ及び受信データの読出し
を行う。
【００１２】ＬＡ２０，〜２７はいずれも同じ構成であ
り、図２に示すように、デコーダ（以下ＤＥＣ）３と８
個のドライバ（以下Ｄ）４０，〜４７とからなり、Ｄ４
０，〜４７はデータバス１００の０ビット，〜７ビット
に対応してデータバス１００ａ，〜１００ｈに接続され
ている。ＤＥＣ３はアドレスバス２００と３ビットのＬ
Ａ識別信号線５００を入力してこれをデコードし、ドラ
イバ出力イネーブル線６００ａ，〜６００ｈの１つをイ
ネーブル状態にする。Ｄ４０，〜４７はＬＡ内の処理要
求信号線４００により複式に接続されている。
り、図２に示すように、デコーダ（以下ＤＥＣ）３と８
個のドライバ（以下Ｄ）４０，〜４７とからなり、Ｄ４
０，〜４７はデータバス１００の０ビット，〜７ビット
に対応してデータバス１００ａ，〜１００ｈに接続され
ている。ＤＥＣ３はアドレスバス２００と３ビットのＬ
Ａ識別信号線５００を入力してこれをデコードし、ドラ
イバ出力イネーブル線６００ａ，〜６００ｈの１つをイ
ネーブル状態にする。Ｄ４０，〜４７はＬＡ内の処理要
求信号線４００により複式に接続されている。
【００１３】ＬＡ識別信号線５００はＬＡ２０，〜２７
毎に固有の状態を保持している。その実現方法にはＬＡ
の実装位置によって一意に決まる場合、また回線共通制
御部１を介して上位装置からの指示によりレジスタ等に
保持する場合がある。
毎に固有の状態を保持している。その実現方法にはＬＡ
の実装位置によって一意に決まる場合、また回線共通制
御部１を介して上位装置からの指示によりレジスタ等に
保持する場合がある。
【００１４】回線共通制御部１に処理要求を行う場合は
ＬＡ内の処理要求信号線４００がオンの状態であり、処
理要求がない場合はオフの状態であり、Ｄ４０，〜４７
にはその状態が入力される。
ＬＡ内の処理要求信号線４００がオンの状態であり、処
理要求がない場合はオフの状態であり、Ｄ４０，〜４７
にはその状態が入力される。
【００１５】回線共通制御部１から処理要求の有無を読
み出す場合は、アドレスバス２００を介してすべてのＬ
Ａ４０，〜４７のＤＥＣ３にアドレスが入力され、ＬＡ
識別信号線５００と共にデコードされ、ドライバ出力イ
ネーブル線６００ａ，〜６００ｈの１つをオンとしイネ
ーブル状態とする。そしてＤ４０，〜４７のいずれか１
つが出力イネーブル状態となり、データバス１００ａ，
〜１００ｈへ出力する。すなわち、ＬＡ２０の処理要求
の信号はデータバス１００ａに出力され、ＬＡ２１はデ
ータバス１００ｂに出力される。以下同様に順次出力さ
れ、ＬＡ２７についてはデータバス１００ｈに出力され
る。
み出す場合は、アドレスバス２００を介してすべてのＬ
Ａ４０，〜４７のＤＥＣ３にアドレスが入力され、ＬＡ
識別信号線５００と共にデコードされ、ドライバ出力イ
ネーブル線６００ａ，〜６００ｈの１つをオンとしイネ
ーブル状態とする。そしてＤ４０，〜４７のいずれか１
つが出力イネーブル状態となり、データバス１００ａ，
〜１００ｈへ出力する。すなわち、ＬＡ２０の処理要求
の信号はデータバス１００ａに出力され、ＬＡ２１はデ
ータバス１００ｂに出力される。以下同様に順次出力さ
れ、ＬＡ２７についてはデータバス１００ｈに出力され
る。
【００１６】このように本実施例では、回線共通制御部
１から１回の読出しで８回線すべての処理要求の有無を
検出可能である。
１から１回の読出しで８回線すべての処理要求の有無を
検出可能である。
【００１７】以上のようにし、ＬＡからの処理要求を検
出すると、回線共通制御部１は処理要求のあったＬＡに
対して、図示しないがＬＡ内の状態レジスタを読み出し
て処理要因を判別し、送受信処理を行う。処理要求のあ
ったすべてのＬＡの処理が終ると回線共通制御部１は前
述のようにしてデータバスを介して各ＬＡからの処理要
求を読み出して送受信処理を繰り返す。
出すると、回線共通制御部１は処理要求のあったＬＡに
対して、図示しないがＬＡ内の状態レジスタを読み出し
て処理要因を判別し、送受信処理を行う。処理要求のあ
ったすべてのＬＡの処理が終ると回線共通制御部１は前
述のようにしてデータバスを介して各ＬＡからの処理要
求を読み出して送受信処理を繰り返す。
【００１８】
【発明の効果】以上説明したように本発明は、複数の回
線アダプタからの処理要求を回線共通制御部で行う場合
に、回線アダプタ毎に処理要求の有無を示す信号をビッ
ト単位にデータバスに出力し、１回の読出しで同時に複
数の回線アダプタからの処理要求を検出できるようにし
たので、回線共通制御部と回線アダプタ間の信号線を少
なくし、高速に処理要求の検出を行うことができるとい
う効果を有する。
線アダプタからの処理要求を回線共通制御部で行う場合
に、回線アダプタ毎に処理要求の有無を示す信号をビッ
ト単位にデータバスに出力し、１回の読出しで同時に複
数の回線アダプタからの処理要求を検出できるようにし
たので、回線共通制御部と回線アダプタ間の信号線を少
なくし、高速に処理要求の検出を行うことができるとい
う効果を有する。
【図１】本発明の回線制御装置の一実施例を示すブロッ
ク図である。
ク図である。
【図２】図１における回線アダプタの一例を示すブロッ
ク図である。
ク図である。
１ 回線共通制御部
２０，〜２７ 回線アダプタ（ＬＡ）３
デコーダ（ＤＥＣ） ４０，〜４７ 出力ドライバ（Ｄ）１００，１０
０ａ，〜１００ｈ，３００ データバス２００
アドレスバス ４００ 処理要求信号線 ５００ ＬＡ識別信号線
デコーダ（ＤＥＣ） ４０，〜４７ 出力ドライバ（Ｄ）１００，１０
０ａ，〜１００ｈ，３００ データバス２００
アドレスバス ４００ 処理要求信号線 ５００ ＬＡ識別信号線
Claims (2)
- 【請求項１】 通信回線に接続され送受信データのシ
リアルパラレル変換及びレベル変換を行う複数の回線ア
ダプタと、この回線アダプタとはデータバスで接続され
前記複数の回線アダブタを共通に制御する回線共通制御
部とを有してなり前記各回線アダプタからの処理要求に
応じて回線処理を行う回線制御装置において、前記各回
線アダプタは前記処理要求の有無をビット単位に前記デ
ータバスに出力する処理要求出力手段を備え、前記回線
共通制御部から前記処理要求出力手段の内容を前記デー
タバスを介して読み出すことを特徴とする回線制御装置
。 - 【請求項２】 前記処理要求出力手段は前記データバ
スのビット単位に処理要求を出力するドライバと、前記
回線アダプタのアドレスと回線アダプタ識別信号とをデ
コードして前記ドライバ出力をイネーブルにするデコー
ダとからなることを特徴とする請求項１記載の回線制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407508A JPH04225653A (ja) | 1990-12-27 | 1990-12-27 | 回線制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2407508A JPH04225653A (ja) | 1990-12-27 | 1990-12-27 | 回線制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04225653A true JPH04225653A (ja) | 1992-08-14 |
Family
ID=18517078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2407508A Pending JPH04225653A (ja) | 1990-12-27 | 1990-12-27 | 回線制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04225653A (ja) |
-
1990
- 1990-12-27 JP JP2407508A patent/JPH04225653A/ja active Pending
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