JPH0422045B2 - - Google Patents
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- JPH0422045B2 JPH0422045B2 JP57051107A JP5110782A JPH0422045B2 JP H0422045 B2 JPH0422045 B2 JP H0422045B2 JP 57051107 A JP57051107 A JP 57051107A JP 5110782 A JP5110782 A JP 5110782A JP H0422045 B2 JPH0422045 B2 JP H0422045B2
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- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
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- 238000004519 manufacturing process Methods 0.000 description 2
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- 230000012447 hatching Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は半導体アナログスイツチに係り、特に
高精度アナログ回路に好適なスパイクチヤージ補
償形の半導体アナログスイツチに関する。
高精度アナログ回路に好適なスパイクチヤージ補
償形の半導体アナログスイツチに関する。
従来の半導体アナログスイツチは、接合型電界
効果トランスジスタや、金属酸化膜電界効果トラ
ンスジスタ（以下MOSと称す）が使用されてい
る。
効果トランスジスタや、金属酸化膜電界効果トラ
ンスジスタ（以下MOSと称す）が使用されてい
る。
例えばCMOSICにあけるアナログスイツチの
一例を第１図に、またその応用例を第２図に示
す。第１図においてQMN，QMPはスイツチを構成
するＮチヤンネル及びＰチヤネルのMOS（Metal
Oxide Semiconductor）形トランジスタ、G1，
G2は第１、第２のゲート端子、T1，T2はアナロ
グスイツチの入出力端子である。第２図はこのア
ナログスイツチをサンプルホールド回路に応用し
た例を示し、Swは第１図に示すアナログスイツ
チ、Ｃはコンデンサ、ＡはオペアンプViは入力電
圧、Vpは出力電圧を示す。オペアンプＡは理想
特性を持つものとすると、第２図においてアナロ
グスイツチSwをオフした場合の出力電圧Vpの波
形は、第３図ａに示すようになる。すなわちアナ
ログスイツチSwがオンしている時、Vi＝Vpであ
つたものが、アナログスイツチSwを第３図ｂに
示す様にViをオフした時、第３図ａに示す様に
Vpにスパイク電圧が発生し、ゲート回路から侵
入するスパイクチヤージによりコンデンサＣの端
子電圧が変化し、入出力電圧間にΔVsの誤差電圧
が生ずる。この誤差電圧ΔVsは高精度のアナログ
回路を構成する場合、重大な障害となる。この誤
差電圧ΔVsを減じる手段として第１図においてト
ランジスタQMN，QMPのチヤネル幅を等しくする
ことが行なわれる。これはＮ及びＰチヤンネルの
両トランジスタQMN，QMPのゲート電圧の極性が
逆であることから、両トランジスタのスパイクチ
ヤージの極性が逆となり、この相殺効果をねらつ
たものである。この時の入力電圧Viと誤差電圧
ΔVsの関係を第４図に示す。即ち電源電圧を正負
対称電圧を用いた場合、入力電圧Vi＝０の時誤差
電圧ΔVs０になる。しかし図で明らかなごと
く、誤差電圧ΔVsは極端な入力電圧Vi依存性があ
り、スパイクチヤージを全入力電圧範囲に亘つて
相殺することはできない。第５図はこの改善策と
してスイツチング用トランジスタQMN，QMPに対
し、スパイクチヤージ補償用のＮ及びＰチヤンネ
ルトランジスタQCN，QCPを付加したもので、こ
れら補償用トランジスタQCN，QCPは、チヤネル
幅をスイツチング用トランジスタQMN，QMPの約
１／２にした上、ソース及びドレインを短絡してア
ナログスイツチの一方の端子T2に接続してある。
この構成は例えばＮチヤンネルのスイツチングト
ランジスタQMNのゲート端子G1から侵入するスパ
イクチヤージを、同じＮチヤンネルの補償用トラ
ンジスタQCNのG1とは逆極性で動作するゲート端
子G2からのスパイクチヤージで相殺することを
意図したものである。この場合の入力電圧Viと誤
差電圧ΔVsとの関係を第６図に示す。この方法で
誤差電圧ΔVsの入力電圧Vi依存性は約1/10に改善
される。しかし誤差電圧ΔVsの非直線性が残る
上、第７図に示すごとく誤差電圧ΔVsの補償用ト
ランジスタQCN，QCPはチヤネル幅WCP寸法依存性
が大きく歩留りの上で問題がある。即ち第７図は
入力電圧Vi＝Vi0の時の補償用トランジスタQCPの
チヤネル幅WCPに対する誤差電圧ΔVsの依存性を
示したもので、チヤネル幅WCPの変化に対し、誤
差電圧ΔVsは直線的に変化する。これはプロセス
における製造バラツキに誤差電圧ΔVsが依存する
ことを意味し、最適の製品が得られる能率が低く
なる。また補償用トランジスタQCNに於いても同
様の問題がある。
一例を第１図に、またその応用例を第２図に示
す。第１図においてQMN，QMPはスイツチを構成
するＮチヤンネル及びＰチヤネルのMOS（Metal
Oxide Semiconductor）形トランジスタ、G1，
G2は第１、第２のゲート端子、T1，T2はアナロ
グスイツチの入出力端子である。第２図はこのア
ナログスイツチをサンプルホールド回路に応用し
た例を示し、Swは第１図に示すアナログスイツ
チ、Ｃはコンデンサ、ＡはオペアンプViは入力電
圧、Vpは出力電圧を示す。オペアンプＡは理想
特性を持つものとすると、第２図においてアナロ
グスイツチSwをオフした場合の出力電圧Vpの波
形は、第３図ａに示すようになる。すなわちアナ
ログスイツチSwがオンしている時、Vi＝Vpであ
つたものが、アナログスイツチSwを第３図ｂに
示す様にViをオフした時、第３図ａに示す様に
Vpにスパイク電圧が発生し、ゲート回路から侵
入するスパイクチヤージによりコンデンサＣの端
子電圧が変化し、入出力電圧間にΔVsの誤差電圧
が生ずる。この誤差電圧ΔVsは高精度のアナログ
回路を構成する場合、重大な障害となる。この誤
差電圧ΔVsを減じる手段として第１図においてト
ランジスタQMN，QMPのチヤネル幅を等しくする
ことが行なわれる。これはＮ及びＰチヤンネルの
両トランジスタQMN，QMPのゲート電圧の極性が
逆であることから、両トランジスタのスパイクチ
ヤージの極性が逆となり、この相殺効果をねらつ
たものである。この時の入力電圧Viと誤差電圧
ΔVsの関係を第４図に示す。即ち電源電圧を正負
対称電圧を用いた場合、入力電圧Vi＝０の時誤差
電圧ΔVs０になる。しかし図で明らかなごと
く、誤差電圧ΔVsは極端な入力電圧Vi依存性があ
り、スパイクチヤージを全入力電圧範囲に亘つて
相殺することはできない。第５図はこの改善策と
してスイツチング用トランジスタQMN，QMPに対
し、スパイクチヤージ補償用のＮ及びＰチヤンネ
ルトランジスタQCN，QCPを付加したもので、こ
れら補償用トランジスタQCN，QCPは、チヤネル
幅をスイツチング用トランジスタQMN，QMPの約
１／２にした上、ソース及びドレインを短絡してア
ナログスイツチの一方の端子T2に接続してある。
この構成は例えばＮチヤンネルのスイツチングト
ランジスタQMNのゲート端子G1から侵入するスパ
イクチヤージを、同じＮチヤンネルの補償用トラ
ンジスタQCNのG1とは逆極性で動作するゲート端
子G2からのスパイクチヤージで相殺することを
意図したものである。この場合の入力電圧Viと誤
差電圧ΔVsとの関係を第６図に示す。この方法で
誤差電圧ΔVsの入力電圧Vi依存性は約1/10に改善
される。しかし誤差電圧ΔVsの非直線性が残る
上、第７図に示すごとく誤差電圧ΔVsの補償用ト
ランジスタQCN，QCPはチヤネル幅WCP寸法依存性
が大きく歩留りの上で問題がある。即ち第７図は
入力電圧Vi＝Vi0の時の補償用トランジスタQCPの
チヤネル幅WCPに対する誤差電圧ΔVsの依存性を
示したもので、チヤネル幅WCPの変化に対し、誤
差電圧ΔVsは直線的に変化する。これはプロセス
における製造バラツキに誤差電圧ΔVsが依存する
ことを意味し、最適の製品が得られる能率が低く
なる。また補償用トランジスタQCNに於いても同
様の問題がある。
本発明の目的は以上述べた従来技術の欠点を除
去し、誤差電圧ΔVsが小さくかつ入力電圧Viに対
する依存性の少ない半導体アナログスイツチを提
供することである。
去し、誤差電圧ΔVsが小さくかつ入力電圧Viに対
する依存性の少ない半導体アナログスイツチを提
供することである。
上記目的を達成する第１の発明の特徴とすると
ころは、各ドレインが入力端子に、各ソースが出
力端子に、各ゲートが一方のゲート端子にそれぞ
れ接続される同一導電形の第１、第２の電界効果
トランジスタと、該第１、第２の電界効果トラン
スジスタと同一導電言であり、ソースとドレイン
とが上記入力端子と上記出力端子との何れか一方
に、ゲートが他方のゲート端子にそれぞれ接続さ
れる第３の電界効果トランスジスタとを具備し、
上記第１、第２の電界効果トランスジスタの各チ
ヤネル面積の和の半分と、上記第３の電界効果ト
ランスジスタのチヤネル面積とが略等しいことに
ある。
ころは、各ドレインが入力端子に、各ソースが出
力端子に、各ゲートが一方のゲート端子にそれぞ
れ接続される同一導電形の第１、第２の電界効果
トランジスタと、該第１、第２の電界効果トラン
スジスタと同一導電言であり、ソースとドレイン
とが上記入力端子と上記出力端子との何れか一方
に、ゲートが他方のゲート端子にそれぞれ接続さ
れる第３の電界効果トランスジスタとを具備し、
上記第１、第２の電界効果トランスジスタの各チ
ヤネル面積の和の半分と、上記第３の電界効果ト
ランスジスタのチヤネル面積とが略等しいことに
ある。
さらに、第２の発明の特徴とするところは、各
ドレインが入力端子に、各ソースが出力端子に、
各ゲートが一方のゲート端子にそれぞれ接続され
る同一導電形の第１、第２の電界効果トランスジ
スタと、該第１、第２の電界効果トランスジスタ
と同一導電形であり、ソースとドレインとが上記
出力端子に、ゲートが他方のゲート端子にそれぞ
れ接続される第３の電界効果トランスジスタと、
該第１、第２、第３の電界効果トランスジスタと
同一導電形であり、ソースとドレインとが上記入
力端子に、ゲートが上記他方のゲート端子にそれ
ぞれ接続される第４の電界効果トランスジスタと
を具備し、上記第１、第２の上記第３、第４の電
界効果トランスジスタの各チヤネル面積の和とが
略等しいことにある。
ドレインが入力端子に、各ソースが出力端子に、
各ゲートが一方のゲート端子にそれぞれ接続され
る同一導電形の第１、第２の電界効果トランスジ
スタと、該第１、第２の電界効果トランスジスタ
と同一導電形であり、ソースとドレインとが上記
出力端子に、ゲートが他方のゲート端子にそれぞ
れ接続される第３の電界効果トランスジスタと、
該第１、第２、第３の電界効果トランスジスタと
同一導電形であり、ソースとドレインとが上記入
力端子に、ゲートが上記他方のゲート端子にそれ
ぞれ接続される第４の電界効果トランスジスタと
を具備し、上記第１、第２の上記第３、第４の電
界効果トランスジスタの各チヤネル面積の和とが
略等しいことにある。
本発明は、上記誤差電圧ΔVsの原因となるスパ
イクチヤージが、電界効果トランスジスタを形成
するに不可欠なチヤネルを構成するキヤリアに起
因し、かつ本キヤリアの総量はトランジスタの平
面形状のみならず縦構造にも依存することに着目
し、３次元的キヤリア分布を考慮したチヤネル内
キヤリアの総量でスパイクチヤージを補償せんと
するもので、同一導電形チヤネルを有する２個平
列接続されたスイツチング用電界効果トランスジ
スタと、これと同一導電形を有し、かつソースと
ドレリンを短絡された補償用電界効果トランスジ
スタを前記スイツチング用トランジスタの端子に
接続し該補償用電界効果トランスジスタのゲート
を、前記スイツチング用トランジスタのゲートと
逆極性の信号で駆動するようにしたことである。
イクチヤージが、電界効果トランスジスタを形成
するに不可欠なチヤネルを構成するキヤリアに起
因し、かつ本キヤリアの総量はトランジスタの平
面形状のみならず縦構造にも依存することに着目
し、３次元的キヤリア分布を考慮したチヤネル内
キヤリアの総量でスパイクチヤージを補償せんと
するもので、同一導電形チヤネルを有する２個平
列接続されたスイツチング用電界効果トランスジ
スタと、これと同一導電形を有し、かつソースと
ドレリンを短絡された補償用電界効果トランスジ
スタを前記スイツチング用トランジスタの端子に
接続し該補償用電界効果トランスジスタのゲート
を、前記スイツチング用トランジスタのゲートと
逆極性の信号で駆動するようにしたことである。
以下本発明の第１の実施例を第８図により説明
する。
する。
第８図に於いて、QMN1，QMN2はドレインが入
力端子T1に、ソースが出力端子T2に、ゲートが
第１のゲート端子G1にそれぞれ接続されるスイ
ツチング用の第１、第２のNMOSトランジスタ、
QCN1はソースとドレインとが出力端子T2に、ゲ
ートが第２のゲート端子G2にそれぞれ接続され
る補償用の第３のNMOSトランジスタである。
力端子T1に、ソースが出力端子T2に、ゲートが
第１のゲート端子G1にそれぞれ接続されるスイ
ツチング用の第１、第２のNMOSトランジスタ、
QCN1はソースとドレインとが出力端子T2に、ゲ
ートが第２のゲート端子G2にそれぞれ接続され
る補償用の第３のNMOSトランジスタである。
ここで、補償用の第３のトランジスタQCN1のチ
ヤネル面積SCN1は、式(1)に示す様にトランジスタ
QMN1，QMN2のチヤネル面積SMN1，SMN2の和の略
半分である。
ヤネル面積SCN1は、式(1)に示す様にトランジスタ
QMN1，QMN2のチヤネル面積SMN1，SMN2の和の略
半分である。
SCN1＝SMN1＋SMN2／２ ……(1)
本実施例に於いては、第１、第２、第３のトラ
ンジスタQMN1，QMN2，QCN1のチヤネル形状を略
等しくすることによつて式(1)を満足している。
ンジスタQMN1，QMN2，QCN1のチヤネル形状を略
等しくすることによつて式(1)を満足している。
以上の構成において第１のゲート端子G1と第
２のゲート端子G2は互いに逆極性の信号で駆動
される。従つて入力端子T1、出力端子T2間をオ
ン状態にするためには第１のゲート端子G1を１
（高レベル）、第２のゲート端子G2を０（低レベ
ル）に駆動する。この時、第１及び第２のトラン
ジスタQMN1，QMN2はオン状態となりチヤネルが
形成される。第９図はこの時の第１、第２の
NMOSトランジスタQMN1，QMN2のチヤネルの形
成状態を示す図で、第９図ａは平面図、ｂはＡ−
Ａ断面図、ｃはＢ−Ｂ断面図である。同図におい
てハツチングで示す部分がチヤネルで、ゲート電
圧が印加されたことによりキヤリアが誘起してい
ることを示す。第２図で示したサンプルホールド
回路における応用、あるいはスイツチとキヤパシ
タ等における応用において特徴的な事項は、アナ
ログスイツチがオンからオフに移る瞬時において
はチヤネル内の電流は零（第２図においてコンデ
ンサＣの充電が完了している状態）であることで
ある。従つてチヤネル内には第９図に示すように
ほぼ一様にキヤリアが分布している。しかし第９
図にも示す如く、チヤネルの境界では徐々にキヤ
リアが減少している。そこで第１、第２のトラン
ジスタQMN1，QMN2がオフされると、チヤネル内
に誘起されていたこのキヤリアが、ソース及びド
レインを通して消滅する。この時チヤネル内から
排出されたキヤリアが前述した誤差電圧ΔVsの原
因となる。第８図においてアナログスイツチがオ
フ状態、即ちゲートG1が０、G2が１の状態にな
ると、第１、第２のトランジスタQMN1，QMN2の
チヤネルが消滅する代りに、第１のゲート端子と
逆極性で駆動される第２のゲート端子にゲートが
接続された補償用の第３のトランジスタQCN1のゲ
ート下にはチヤネルが形成される。即ち、トラン
ジスタQCN1には、第９図のハツチングで示したト
ランジスタQMN1，QMN2と同様にキヤリアが誘起
する。ここで、前述した如くスイツチオフの瞬時
に電流が零であるので、スイツチング用の第１、
第２のトランジスタQMN1，QMN2のチヤネル内の
キヤリアは1/2ずつソース側及びドレイン側に排
出される。式(1)に示される様にトランジスタ
QMN1のチヤネル面積SCN1は、トランジスタQCN1，
QMN2のチヤネル面積SMN1，SMN2の和の略半分であ
るのでスイツチング用の第１、第２のトランジス
タQMN1，CMN2のチヤネルから排出されたキヤリ
アは、ほぼ完全に補償用の第３のトランジスタ
QMN1のチヤネルに吸収され、スイツチ外部に対
しての出入りはない。即ちスパイクチヤージは補
償用の第３のトランジスタによりほぼ完全に補償
される。この補償効果はスイツチング用の第１、
第２のトランジスタQMN1，QMN2と補償用の第３
のトランジスタQCN1とのチヤネル形状がそれぞれ
略同一形状の時、微妙なキヤリア分布を示すチヤ
ネルの境界長も等しくなるので最も大きく現われ
る。また、従来に比して、スイツチング用トラン
ジスタ数が２つになるが、それぞれの大きさは半
分でよいので、専有面積は変わらない。さらに、
スイツチ用トランジスタQMN1，QMN2と、補償用
トランジスタQCN1とは同一の大きさなので、製造
し易くなり、信頼性も上がる。
２のゲート端子G2は互いに逆極性の信号で駆動
される。従つて入力端子T1、出力端子T2間をオ
ン状態にするためには第１のゲート端子G1を１
（高レベル）、第２のゲート端子G2を０（低レベ
ル）に駆動する。この時、第１及び第２のトラン
ジスタQMN1，QMN2はオン状態となりチヤネルが
形成される。第９図はこの時の第１、第２の
NMOSトランジスタQMN1，QMN2のチヤネルの形
成状態を示す図で、第９図ａは平面図、ｂはＡ−
Ａ断面図、ｃはＢ−Ｂ断面図である。同図におい
てハツチングで示す部分がチヤネルで、ゲート電
圧が印加されたことによりキヤリアが誘起してい
ることを示す。第２図で示したサンプルホールド
回路における応用、あるいはスイツチとキヤパシ
タ等における応用において特徴的な事項は、アナ
ログスイツチがオンからオフに移る瞬時において
はチヤネル内の電流は零（第２図においてコンデ
ンサＣの充電が完了している状態）であることで
ある。従つてチヤネル内には第９図に示すように
ほぼ一様にキヤリアが分布している。しかし第９
図にも示す如く、チヤネルの境界では徐々にキヤ
リアが減少している。そこで第１、第２のトラン
ジスタQMN1，QMN2がオフされると、チヤネル内
に誘起されていたこのキヤリアが、ソース及びド
レインを通して消滅する。この時チヤネル内から
排出されたキヤリアが前述した誤差電圧ΔVsの原
因となる。第８図においてアナログスイツチがオ
フ状態、即ちゲートG1が０、G2が１の状態にな
ると、第１、第２のトランジスタQMN1，QMN2の
チヤネルが消滅する代りに、第１のゲート端子と
逆極性で駆動される第２のゲート端子にゲートが
接続された補償用の第３のトランジスタQCN1のゲ
ート下にはチヤネルが形成される。即ち、トラン
ジスタQCN1には、第９図のハツチングで示したト
ランジスタQMN1，QMN2と同様にキヤリアが誘起
する。ここで、前述した如くスイツチオフの瞬時
に電流が零であるので、スイツチング用の第１、
第２のトランジスタQMN1，QMN2のチヤネル内の
キヤリアは1/2ずつソース側及びドレイン側に排
出される。式(1)に示される様にトランジスタ
QMN1のチヤネル面積SCN1は、トランジスタQCN1，
QMN2のチヤネル面積SMN1，SMN2の和の略半分であ
るのでスイツチング用の第１、第２のトランジス
タQMN1，CMN2のチヤネルから排出されたキヤリ
アは、ほぼ完全に補償用の第３のトランジスタ
QMN1のチヤネルに吸収され、スイツチ外部に対
しての出入りはない。即ちスパイクチヤージは補
償用の第３のトランジスタによりほぼ完全に補償
される。この補償効果はスイツチング用の第１、
第２のトランジスタQMN1，QMN2と補償用の第３
のトランジスタQCN1とのチヤネル形状がそれぞれ
略同一形状の時、微妙なキヤリア分布を示すチヤ
ネルの境界長も等しくなるので最も大きく現われ
る。また、従来に比して、スイツチング用トラン
ジスタ数が２つになるが、それぞれの大きさは半
分でよいので、専有面積は変わらない。さらに、
スイツチ用トランジスタQMN1，QMN2と、補償用
トランジスタQCN1とは同一の大きさなので、製造
し易くなり、信頼性も上がる。
この結果、第１０図に示す如く、入力電力Viに
対する誤差電圧ΔVsはほぼ平坦となり入力電圧依
存性はほとんどなくなり、高精度のアナログ回路
に十分使用可能な半導体アナログスイツチが得ら
れる。
対する誤差電圧ΔVsはほぼ平坦となり入力電圧依
存性はほとんどなくなり、高精度のアナログ回路
に十分使用可能な半導体アナログスイツチが得ら
れる。
尚本実施例ではスイツチング用の第１、第２の
トランジスタQMN1，QMN2の負荷側に対応する出
力端子T2にのみ補償用の第３のトランジスタ
QCN1を接続したが、この場合には、補償作用がス
イツチ内部で閉じていないないため、入力端子
T1の駆動側及び出力端子T2の負荷側に接続され
るインピーダンスを略等しくする必要がある。
トランジスタQMN1，QMN2の負荷側に対応する出
力端子T2にのみ補償用の第３のトランジスタ
QCN1を接続したが、この場合には、補償作用がス
イツチ内部で閉じていないないため、入力端子
T1の駆動側及び出力端子T2の負荷側に接続され
るインピーダンスを略等しくする必要がある。
第１１図は本発明の第２の実施例を示す図であ
る。
る。
第１１図に於いて、QCN2はソースとドレインと
が入力端子T1に、ゲート類が第２のゲート端子
G2にそれぞれ接続される補償用の第４のトラン
ジスタであり、その他は、第８図に示す第１の実
施例と同一構成である。
が入力端子T1に、ゲート類が第２のゲート端子
G2にそれぞれ接続される補償用の第４のトラン
ジスタであり、その他は、第８図に示す第１の実
施例と同一構成である。
ここで、補償用の第３、第４のトランジスタ
QMN1，QMN2のチヤネル面積SCN1，SCN2の和は、式
(2)に示す様に、スイツチング用の第１、第２のト
ランジスタQMN1，QMN2のチヤネル面積SMN1，
SMN2の和に略等しくする。
QMN1，QMN2のチヤネル面積SCN1，SCN2の和は、式
(2)に示す様に、スイツチング用の第１、第２のト
ランジスタQMN1，QMN2のチヤネル面積SMN1，
SMN2の和に略等しくする。
SCN1＋SCN2＝SMN1＋SMN2 ……(2)
従つて、駆動側及び負荷側のインピーダンスが
異なる場合に於いても、スイツチング用の第１、
第２のトランジスタQMN1，QMN2のチヤネルから
ソース側及びドレイン側に排出されたキヤリア
は、略完全に補償用の第３、第４のトランジスタ
QCN1，QCN2のチヤネルに吸収され、スパイクチヤ
ージは補償用の第３、第４のトランジスタにより
略完全に補償される。
異なる場合に於いても、スイツチング用の第１、
第２のトランジスタQMN1，QMN2のチヤネルから
ソース側及びドレイン側に排出されたキヤリア
は、略完全に補償用の第３、第４のトランジスタ
QCN1，QCN2のチヤネルに吸収され、スパイクチヤ
ージは補償用の第３、第４のトランジスタにより
略完全に補償される。
さらに、本実施例に於いては、第１、第２、第
３、第４のトランジスタのチヤネル形状を略等し
くすることによつて、式(2)を満足すると共に、前
述したように、微妙なキヤリア分布を示すチヤネ
ルの境界長も等しくなるので、この補償効果が最
大となる。さらに、入力端子T1、出力端子T2の
両方に補償用トランジスタが設けられているの
で、入力端子T1，T2に接続される回路の内部イ
ンピーダンスには依存せず、適用回路にかかわら
ず常に良好な補償効果が得られる。
３、第４のトランジスタのチヤネル形状を略等し
くすることによつて、式(2)を満足すると共に、前
述したように、微妙なキヤリア分布を示すチヤネ
ルの境界長も等しくなるので、この補償効果が最
大となる。さらに、入力端子T1、出力端子T2の
両方に補償用トランジスタが設けられているの
で、入力端子T1，T2に接続される回路の内部イ
ンピーダンスには依存せず、適用回路にかかわら
ず常に良好な補償効果が得られる。
上記第１、第２の実施例に於いてはNMOSト
ランジスタを例にとつて説明したが、本発明はこ
れに限定されることなく、PMOSトランジスタ
にも、さらには、第１２図、第１３図に示す様な
CMOSトランジスタにも適用できる。
ランジスタを例にとつて説明したが、本発明はこ
れに限定されることなく、PMOSトランジスタ
にも、さらには、第１２図、第１３図に示す様な
CMOSトランジスタにも適用できる。
第１２図は本発明の第３の実施例を示す図であ
る。
る。
第１２図に於いて、スイツチング用の第１、第
２のNMOSトランジスタQMN1，QMN2及び補償用
の第３のNMOSトランジスタQCN1は第８図に示
される第１の実施例と同一構成であり、QMP1，
QMP2はドレインが入力端子T1に、ソースが出力
端子T2に、ゲートが第２のゲート端子G2にそれ
ぞれ接続されるスイツチング用の第５、第６の
PMOSトランジスタ、QCP1はソースとドレインと
が出力端子T2に、ゲートが第１のゲート端子G1
にそれぞれ接続される補償用の第７のPMOSト
ランジスタである。
２のNMOSトランジスタQMN1，QMN2及び補償用
の第３のNMOSトランジスタQCN1は第８図に示
される第１の実施例と同一構成であり、QMP1，
QMP2はドレインが入力端子T1に、ソースが出力
端子T2に、ゲートが第２のゲート端子G2にそれ
ぞれ接続されるスイツチング用の第５、第６の
PMOSトランジスタ、QCP1はソースとドレインと
が出力端子T2に、ゲートが第１のゲート端子G1
にそれぞれ接続される補償用の第７のPMOSト
ランジスタである。
ここで、式(3)に示す様に補償用の第３のトラン
ジスタQCN1のチヤネル面積SCN1と補償用の第７の
トランジスタQCP1のチヤネル面積QCP1と、スイツ
チング用の第１、第２のトランジスタQMN1，
QMN2のチヤネル面積SMN1，SMN2の和の半分と、ス
イツチング用の第５、第６のトランジスタQMP1，
QMP2のチヤネル面積SMP1，SMP2の和の半分とは略
等しい。
ジスタQCN1のチヤネル面積SCN1と補償用の第７の
トランジスタQCP1のチヤネル面積QCP1と、スイツ
チング用の第１、第２のトランジスタQMN1，
QMN2のチヤネル面積SMN1，SMN2の和の半分と、ス
イツチング用の第５、第６のトランジスタQMP1，
QMP2のチヤネル面積SMP1，SMP2の和の半分とは略
等しい。
SCP1＝SMP1＋SMP2／２＝SCN1＝SMN1＋SMN2／２
……(3)
さらに本実施例に於いて、第１、第２、第３、
第５、第６、第７のトランジスタQMN1，QMN2，
QCN1，QMP1，QMP2，QCP1のチヤネル形状を略等し
くすることによつて式(1)式(3)を満足すると共に周
囲長も略等しくなる。
第５、第６、第７のトランジスタQMN1，QMN2，
QCN1，QMP1，QMP2，QCP1のチヤネル形状を略等し
くすることによつて式(1)式(3)を満足すると共に周
囲長も略等しくなる。
従つて本実施例に於いても、前述した第１の実
施例と同様の効果がある。
施例と同様の効果がある。
さらに本実施例に於いては、CMOS構成であ
るために、スパイクチヤージの補償効果は単チヤ
ンネル構成である第１の実施例に比べて大きくな
る。即ち、第１のゲート端子G1と第２のゲート
端子G2とは逆極性の信号で駆動されるので従え
ば、スイツチング用の第１、第２のNMOSトラ
ンジスタQMN1，QMN2ではゲートからドレイン、
ソースにスパイクチヤージが注入されると、スイ
ツチング用の第５、第６のPMOSトランジスタ
QMP1，QMP2ではソースドレインからゲートにス
パイクチヤージが排出され、その和は零に近くな
る。本実施例では、この零に近いスパイクチヤー
ジを補償するので、より大きな補償効果があり、
より高性能の半導体アナログスイツイを構成する
ことができる。
るために、スパイクチヤージの補償効果は単チヤ
ンネル構成である第１の実施例に比べて大きくな
る。即ち、第１のゲート端子G1と第２のゲート
端子G2とは逆極性の信号で駆動されるので従え
ば、スイツチング用の第１、第２のNMOSトラ
ンジスタQMN1，QMN2ではゲートからドレイン、
ソースにスパイクチヤージが注入されると、スイ
ツチング用の第５、第６のPMOSトランジスタ
QMP1，QMP2ではソースドレインからゲートにス
パイクチヤージが排出され、その和は零に近くな
る。本実施例では、この零に近いスパイクチヤー
ジを補償するので、より大きな補償効果があり、
より高性能の半導体アナログスイツイを構成する
ことができる。
第１３図は本発明の第４の実施例を示す図であ
り、スイツチング用の第１、第２のNMOSトラ
ンジスタQMN1，QMN2及び、補償用の第３、第４
のNMOSトランジスタQCN1，QCN2は第１１図に
示される第２の実施例と同一構成であり、スイツ
チング用の第５、第６のPMOSトランジスタ
QMP1，QMP2及び補償用の第７のPMOSトランジ
スタQCP1は第１２図に示される第３の実施例と同
一構成である。
り、スイツチング用の第１、第２のNMOSトラ
ンジスタQMN1，QMN2及び、補償用の第３、第４
のNMOSトランジスタQCN1，QCN2は第１１図に
示される第２の実施例と同一構成であり、スイツ
チング用の第５、第６のPMOSトランジスタ
QMP1，QMP2及び補償用の第７のPMOSトランジ
スタQCP1は第１２図に示される第３の実施例と同
一構成である。
第１３図に於いて、QCP2はソースとドレインと
が入力端子T1に、ゲートが第１のゲート端子G1
にそれぞれ接続される補償用の第８のトランジス
タである。
が入力端子T1に、ゲートが第１のゲート端子G1
にそれぞれ接続される補償用の第８のトランジス
タである。
ここで、式(4)に示す様に、補償用の第３、第４
のトランジスタQCN1，QCN2のチヤネル面積SCN1，
SCN2の和と、補償用の第７、第８のトランジスタ
QCP1，QCP2のチヤネル面積のSCP1，SCP2の和とス
イツチング用の第１、第２のトランジスタQMN1，
QMN2のチヤネル面積SMN1，SMN2の和とスイツチン
グ用の第５、第６のトランジスタQMP1，QMP2の
チヤネル面積SMP1，SMP2の和とは略等しくする。
のトランジスタQCN1，QCN2のチヤネル面積SCN1，
SCN2の和と、補償用の第７、第８のトランジスタ
QCP1，QCP2のチヤネル面積のSCP1，SCP2の和とス
イツチング用の第１、第２のトランジスタQMN1，
QMN2のチヤネル面積SMN1，SMN2の和とスイツチン
グ用の第５、第６のトランジスタQMP1，QMP2の
チヤネル面積SMP1，SMP2の和とは略等しくする。
SCN1＋SCN2＝SCP1＋SCP2＝SMN1＋SMN2＝SMP1＋
SMP2 ……(4) さらに、本実施例に於いては、第１〜第８のト
ランジスタのチヤネル形状を略等しくすることに
よつて、式(2)式(4)を満足する。
SMP2 ……(4) さらに、本実施例に於いては、第１〜第８のト
ランジスタのチヤネル形状を略等しくすることに
よつて、式(2)式(4)を満足する。
従つて、本実施例に於いても、前述した第１、
第２、第３の実施例と同様な効果がある。
第２、第３の実施例と同様な効果がある。
尚、本発明の実施例に於いては、MOSトラン
ジスタを例にとつて説明したが、接合型電界効果
トランジスタにも本発明は適用できうる。
ジスタを例にとつて説明したが、接合型電界効果
トランジスタにも本発明は適用できうる。
以上述べたように本発明によれば、誤差電圧
ΔVsが小さく、かつ入力電圧Viに対する依存性の
少ない半導体アナログスイツチを得ることができ
る。
ΔVsが小さく、かつ入力電圧Viに対する依存性の
少ない半導体アナログスイツチを得ることができ
る。
第１図は従来の半導体アナログスイツチ構成
図、第２図は半導体アナログスイツチの一応用
例、第３図、第４図は、第１図の回路の動作及び
特性を示す図、第５図は他の従来の半導体アナロ
グスイツチ構成図、第６図、第７図は第５図の回
路の特性を示す図、第８図は本発明の第１の実施
例を示す構成図、第９図及び第１０図は第８図の
回路の動作及び特性を示す図、第１１図、第１２
図、第１３図は本発明の第２、第３、第４の実施
例を示す構成図である。 QMN1，QMN2……スイツチング用NMOSトラン
ジスタ、QCN1，QCN2……補償用NMOSトランジ
スタ、QNP1，QNP2……スイツチング用PMOSトラ
ンジスタ、QCP1，QCP2……補償用PMOSトランジ
スタ、T1……入力端子、T1……出力端子、G1…
…第１のゲート端子、G2……第２のゲート端子。
図、第２図は半導体アナログスイツチの一応用
例、第３図、第４図は、第１図の回路の動作及び
特性を示す図、第５図は他の従来の半導体アナロ
グスイツチ構成図、第６図、第７図は第５図の回
路の特性を示す図、第８図は本発明の第１の実施
例を示す構成図、第９図及び第１０図は第８図の
回路の動作及び特性を示す図、第１１図、第１２
図、第１３図は本発明の第２、第３、第４の実施
例を示す構成図である。 QMN1，QMN2……スイツチング用NMOSトラン
ジスタ、QCN1，QCN2……補償用NMOSトランジ
スタ、QNP1，QNP2……スイツチング用PMOSトラ
ンジスタ、QCP1，QCP2……補償用PMOSトランジ
スタ、T1……入力端子、T1……出力端子、G1…
…第１のゲート端子、G2……第２のゲート端子。
Claims (1)
- 【特許請求の範囲】 １ 各ドレインが入力端子に、各ソースが出力端
子に、各ゲートが一方のゲート端子にそれぞれ接
続される同一導電形の第１、第２の電界効果トラ
ンスジスタと、該第１、第２の電界効果トランス
ジスタと同一導電形であり、ソースとドレインと
が上記入力端子と上記出力端子との何れか一方
に、ゲートが他方のゲート端子にそれぞれ接続さ
れる第３の電界効果トランスジスタとを具備し、
上記第１、第２の電界効果トランスジスタの各チ
ヤネル面積の和の半分と、上記第３の電界効果ト
ランスジスタのチヤネル面積とが略等しいことを
特徴とする半導体アナログスイツチ。 ２ 特許請求の範囲第１項に於いて、上記第１、
第２、第３の電界効果トランスジスタの各チャネ
ル形状は略等しいことを特徴とする半導体アナロ
グスイツチ。 ３ 各ドレインが入力端子に、各ソースが出力端
子に、各ゲートが一方のゲート端子にそれぞれ接
続される同一導電形の第１、第２の電界効果トラ
ンスジスタと、該第１、第２の電界効果トランス
ジスタと同一導電形であり、ソースとドレインと
が上記出力端子に、ゲートが他方のゲート端子に
それぞれ接続される第３の電界効果トランスジス
タと、該第１、第２、第３の電界効果トランスジ
スタと同一導電形であり、ソースとドレインとが
上記入力端子に、ゲートが上記他方のゲート端子
にそれぞれ接続される第４の電界効果トランスジ
スタとを具備し、上記第１、第２の電界効果トラ
ンスジスタの各チヤネル面積の和と、上記第３、
第４の電界効果トランスジスタの各チヤネル面積
の和とが略等しいことを特徴とする半導体アナロ
グスイツチ。 ４ 特許請求の範囲第３項に於いて、上記第１、
第２、第３、第４の電界効果トランスジスタの各
チャネル形状は略等しいことを特徴とする半導体
アナログスイツチ。 ５ 各ドレインが入力端子に、各ソースが出力端
子に、各ゲートが一方のゲート端子にそれぞれ接
続される第２導電形の第１、第２の電界効果トラ
ンスジスタと、ソースとドレインとが上記入力端
子と上記出力端子との何れか一方に、ゲートが他
方のゲート端子にそれぞれ接続される第１導電形
の第３の電界効果トランスジスタと、各ドレイン
が上記入力端子に、各ソースが上記出力端子に、
各ゲートが上記他方のゲート端子にそれぞれ接続
される第２導電形の第５、第６の電界効果トラン
スジスタと、ソースとドレインとが上記入力端子
と出力端子との何れか一方に、ゲートが上記一方
のゲート端子にそれぞれ接続される第２導電形の
第７の電界効果トランスジスタとを具備し、上記
第１、第２の電界効果トランスジスタの各チヤネ
ル面積の和の半分と、上記第３の電界効果トラン
スジスタのチヤネル面積と、上記第５、第６の電
界効果トランスジスタの各チヤネル面積の和の半
分と、上記第７の電界効果トランスジスタのチヤ
ネル面積とが略等しいことを特徴とする半導体ア
ナログスイツチ。 ６ 特許請求の範囲第５項に於いて、上記第１、
第２、第３、第５、第６、第７の電界効果トラン
スジスタの各チャネル形状は略等しいことを特徴
とする半導体アナログスイツチ。 ７ 各ドレインが入力端子に、各ソースが出力端
子に、各ゲートが一方のゲート端子にそれぞれ接
続される第１導電形の第１、第２の電界効果トラ
ンスジスタと、ソースとドレインとが上記出力端
子に、ゲートが他方のゲート端子にそれぞれ接続
される第１導電形の第３の電界効果トランスジス
タと、ソースとドレインとが上記入力端子に、ゲ
ートが上記他方のゲート端子にそれぞれ接続され
る第１導電形の第４の電界効果トランスジスタ
と、各ドレインが上記入力端子に、各ソースが上
記出力端子に、各ゲートが上記他方のゲート端子
にそれぞれ接続される第２導電形の第５、第６の
電界効果トランスジスタと、ソースとドレインと
が上記出力端子に、ゲートが上記一方のゲート端
子にそれぞれ接続される第２導電形の第７の電界
効果トランスジスタと、ソースとドレインとが上
記入力端子に、ゲートが上記一方のゲート端子に
それぞれ接続される第２導電形の第８の電界効果
トランスジスタとを具備し、上記第１、第２の電
界効果トランスジスタの各チヤネル面積の和と、
上記第３、第４の電界効果トランスジスタの各チ
ヤネル面積の和と、上記第５、第６の電界効果ト
ランスジスタの各チヤネル面積の和と、上記第
７、第８の電界効果トランスジスタの各チヤネル
面積の和とが略等しいことを特徴とする半導体ア
ナログスイツチ。 ８ 特許請求の範囲第７項に於いて、上記第１、
第２、第３、第４、第５、第６、第７、第８の電
界効果トランスジスタの各チャネル形状は略等し
いことを特徴とする半導体アナログスイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051107A JPS58170119A (ja) | 1982-03-31 | 1982-03-31 | 半導体アナログスイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051107A JPS58170119A (ja) | 1982-03-31 | 1982-03-31 | 半導体アナログスイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58170119A JPS58170119A (ja) | 1983-10-06 |
| JPH0422045B2 true JPH0422045B2 (ja) | 1992-04-15 |
Family
ID=12877573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051107A Granted JPS58170119A (ja) | 1982-03-31 | 1982-03-31 | 半導体アナログスイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58170119A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3156194B2 (ja) * | 1995-05-31 | 2001-04-16 | モトローラ株式会社 | アナログスイッチ用オフセットキャンセル回路 |
| JP4652214B2 (ja) * | 2005-11-18 | 2011-03-16 | 富士通セミコンダクター株式会社 | アナログデジタル変換器 |
| JP6179111B2 (ja) * | 2013-01-31 | 2017-08-16 | 凸版印刷株式会社 | Ｃｍｏｓ積分器 |
-
1982
- 1982-03-31 JP JP57051107A patent/JPS58170119A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58170119A (ja) | 1983-10-06 |
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