JPH04213257A - 蓄積一括復調回路 - Google Patents
蓄積一括復調回路Info
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- JPH04213257A JPH04213257A JP40116290A JP40116290A JPH04213257A JP H04213257 A JPH04213257 A JP H04213257A JP 40116290 A JP40116290 A JP 40116290A JP 40116290 A JP40116290 A JP 40116290A JP H04213257 A JPH04213257 A JP H04213257A
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Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル無線通信に
用いられる復調回路において、クロックおよび搬送波の
再生符号を用いることなく蓄積処理によりディジタル位
相変調信号を復調する蓄積一括復調回路に関する。
用いられる復調回路において、クロックおよび搬送波の
再生符号を用いることなく蓄積処理によりディジタル位
相変調信号を復調する蓄積一括復調回路に関する。
【０００２】
【従来の技術】図３は、従来の蓄積一括復調回路の動作
アルゴリズムを示す図である。この動作は、段階■，段
階■，段階■に大きく分けられ、それぞれ１バーストず
つ遅れが生ずる。また、段階■，■で蓄積処理を行う♯
１ａメモリ，♯１ｂメモリおよび♯２ａメモリ，♯２ｂ
メモリはそれぞれ２面構成がとられ、各バーストごとに
交互に蓄積される。ここで、図４にフレームごとに繰り
返されるバーストから形成される信号系列と、蓄積され
るメモリとの関係を示す。なお、受信信号が連続信号の
場合には、一定区間ごとに区切ることにより同様にバー
ストとして扱うことができる。
アルゴリズムを示す図である。この動作は、段階■，段
階■，段階■に大きく分けられ、それぞれ１バーストず
つ遅れが生ずる。また、段階■，■で蓄積処理を行う♯
１ａメモリ，♯１ｂメモリおよび♯２ａメモリ，♯２ｂ
メモリはそれぞれ２面構成がとられ、各バーストごとに
交互に蓄積される。ここで、図４にフレームごとに繰り
返されるバーストから形成される信号系列と、蓄積され
るメモリとの関係を示す。なお、受信信号が連続信号の
場合には、一定区間ごとに区切ることにより同様にバー
ストとして扱うことができる。
【０００３】以下、図５に示す従来の蓄積一括復調回路
の構成例を示すブロック図を参照して、各段階ごとの動
作について説明する。まず段階■では、ディジタル位相
変調信号Ａは分配器４１で２分配され、その一方の信号
Ａ１が直交周波数変換器４２のミキサ４３に、他方の信
号Ａ２がミキサ４４に入力される。ミキサ４４，４３で
は、準同期検波用発振器４５の出力信号Ｍ１およびπ／
２移相器４６を介した出力信号Ｍ２によりベースバンド
信号Ｂ２，Ｂ１に変換される。各ベースバンド信号Ｂ１
，Ｂ２はアナログ・ディジタル変換器（Ａ／Ｄ）４７，
４８に入力され、サンプルクロック用発振器４９から出
力されるクロック信号Ｌにより、バーストのクロック周
波数の数十倍でサンプリングされ、ディジタル信号Ｃ１
，Ｃ２に変換される。このディジタル信号Ｃ１，Ｃ２は
、波形整形フィルタ５０，５１を介して波形整形処理を
受け、その信号Ｄ１，Ｄ２がバーストごとに交互に♯１
ａメモリ５２および♯１ｂメモリ５３に蓄積される。
の構成例を示すブロック図を参照して、各段階ごとの動
作について説明する。まず段階■では、ディジタル位相
変調信号Ａは分配器４１で２分配され、その一方の信号
Ａ１が直交周波数変換器４２のミキサ４３に、他方の信
号Ａ２がミキサ４４に入力される。ミキサ４４，４３で
は、準同期検波用発振器４５の出力信号Ｍ１およびπ／
２移相器４６を介した出力信号Ｍ２によりベースバンド
信号Ｂ２，Ｂ１に変換される。各ベースバンド信号Ｂ１
，Ｂ２はアナログ・ディジタル変換器（Ａ／Ｄ）４７，
４８に入力され、サンプルクロック用発振器４９から出
力されるクロック信号Ｌにより、バーストのクロック周
波数の数十倍でサンプリングされ、ディジタル信号Ｃ１
，Ｃ２に変換される。このディジタル信号Ｃ１，Ｃ２は
、波形整形フィルタ５０，５１を介して波形整形処理を
受け、その信号Ｄ１，Ｄ２がバーストごとに交互に♯１
ａメモリ５２および♯１ｂメモリ５３に蓄積される。
【０００４】一方、クロック位相差検出回路５４では、
各バーストごとの蓄積が完了するまでに、信号Ｄ１，Ｄ
２を用いてサンプリング点と識別点のクロック位相差θ
Ｔ の検出を行う。クロック位相差の検出は、信号Ｄ１
，Ｄ２をそれぞれ２乗して加算したものに、ＤＦＴ （
Ｄｉｓｃｒｅｔｅ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒ
ｍ） の原理を適用した方法が用いられる（文献、富田
秀穂：“衛星通信用蓄積一括復調装置”，電子情報通信
学会技術研究報告，ＳＡＴ８８−２７） 。
各バーストごとの蓄積が完了するまでに、信号Ｄ１，Ｄ
２を用いてサンプリング点と識別点のクロック位相差θ
Ｔ の検出を行う。クロック位相差の検出は、信号Ｄ１
，Ｄ２をそれぞれ２乗して加算したものに、ＤＦＴ （
Ｄｉｓｃｒｅｔｅ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒ
ｍ） の原理を適用した方法が用いられる（文献、富田
秀穂：“衛星通信用蓄積一括復調装置”，電子情報通信
学会技術研究報告，ＳＡＴ８８−２７） 。
【０００５】次に段階■では、１バーストにわたる信号
Ｄ１，Ｄ２の♯１ａメモリ５２への蓄積完了と同時に、
クロック位相差検出回路５４からクロック位相差信号Ｉ
が識別点信号選択回路５５に出力される。識別点信号選
択回路５５は、クロック位相差信号Ｉに応じて識別点に
最も近いデータを選択するアドレスを♯１ａメモリ５２
に出力し、♯１ａメモリ５２から識別点に最も近い信号
として識別点信号Ｆ１，Ｆ２が出力される。識別点信号
Ｆ１，Ｆ２は、バーストごとに交互に♯２ａメモリ５６
および♯２ｂメモリ５７に蓄積される。
Ｄ１，Ｄ２の♯１ａメモリ５２への蓄積完了と同時に、
クロック位相差検出回路５４からクロック位相差信号Ｉ
が識別点信号選択回路５５に出力される。識別点信号選
択回路５５は、クロック位相差信号Ｉに応じて識別点に
最も近いデータを選択するアドレスを♯１ａメモリ５２
に出力し、♯１ａメモリ５２から識別点に最も近い信号
として識別点信号Ｆ１，Ｆ２が出力される。識別点信号
Ｆ１，Ｆ２は、バーストごとに交互に♯２ａメモリ５６
および♯２ｂメモリ５７に蓄積される。
【０００６】一方、搬送波位相差検出回路５８では、識
別点信号Ｆ１，Ｆ２を用いて準同期検波用発振器４５の
出力信号Ｍ１とディジタル位相変調信号（バースト）の
位相差（搬送波位相差）θｃ の検出を行う。搬送波位
相差の検出は、最小２乗法を応用した方法（文献、大沢
智喜：“逐次回帰推定法を用いたＰＳＫ信号の蓄積一括
復調方式”，電子情報通信学会論文集，（Ｂ），Ｊ７２
−Ｂ−１，ｐｐ．５０４−５１２） が適用できる。な
お、この間に、次のバーストが♯１ｂメモリ５３に蓄積
される。
別点信号Ｆ１，Ｆ２を用いて準同期検波用発振器４５の
出力信号Ｍ１とディジタル位相変調信号（バースト）の
位相差（搬送波位相差）θｃ の検出を行う。搬送波位
相差の検出は、最小２乗法を応用した方法（文献、大沢
智喜：“逐次回帰推定法を用いたＰＳＫ信号の蓄積一括
復調方式”，電子情報通信学会論文集，（Ｂ），Ｊ７２
−Ｂ−１，ｐｐ．５０４−５１２） が適用できる。な
お、この間に、次のバーストが♯１ｂメモリ５３に蓄積
される。
【０００７】次に段階■では、１バーストにわたる信号
Ｆ１，Ｆ２の♯２ａメモリ５６への蓄積完了と同時に、
♯２ａメモリ５６から１バースト遅れた信号Ｇ１，Ｇ２
が出力される。また、搬送波位相差検出回路５８から搬
送波位相回転量（ｅｘｐ（−ｊθｃ ））を与える信号
Ｊ１，Ｊ２が出力される。同期復調を行う複素乗算器５
９では、これらの信号Ｇ１，Ｇ２，Ｊ１，Ｊ２が入力さ
れ、それぞれの複素乗算を行うことにより、搬送波位相
差が除去されたＩチャネルおよびＱチャネルの復調信号
Ｈ１，Ｈ２を出力することができる。
Ｆ１，Ｆ２の♯２ａメモリ５６への蓄積完了と同時に、
♯２ａメモリ５６から１バースト遅れた信号Ｇ１，Ｇ２
が出力される。また、搬送波位相差検出回路５８から搬
送波位相回転量（ｅｘｐ（−ｊθｃ ））を与える信号
Ｊ１，Ｊ２が出力される。同期復調を行う複素乗算器５
９では、これらの信号Ｇ１，Ｇ２，Ｊ１，Ｊ２が入力さ
れ、それぞれの複素乗算を行うことにより、搬送波位相
差が除去されたＩチャネルおよびＱチャネルの復調信号
Ｈ１，Ｈ２を出力することができる。
【０００８】
【発明が解決しようとする課題】ところで、このような
従来の蓄積一括復調回路では、クロックタイミングの推
定を行うために、バーストのクロック周波数の数十倍と
いうサンプル速度（クロック信号Ｌ）を用いており、高
速信号に対応する復調回路を実現する場合に、各ディジ
タル回路の動作速度が問題となる。
従来の蓄積一括復調回路では、クロックタイミングの推
定を行うために、バーストのクロック周波数の数十倍と
いうサンプル速度（クロック信号Ｌ）を用いており、高
速信号に対応する復調回路を実現する場合に、各ディジ
タル回路の動作速度が問題となる。
【０００９】また、サンプルクロック用発振器４９の安
定度が低い場合やバースト長が長い場合には、バースト
の最初と最後でクロック位相が異なり、復調動作の大き
な障害となっていた。さらに、バーストのクロック周波
数とシステムクロック周波数との間に偏差が存在する場
合には、従来技術ではクロック位相差検出回路５４の他
に、バーストごとにクロック周波数を検出するクロック
周波数検出回路（文献、東田、他：“ＰＳＫ信号蓄積一
括復調方式におけるタイミング抽出とキャリア推定”，
電子情報通信学会技術研究報告，ＣＳ８６−１６９）
が必要となり、回路構成の複雑化が避けられなかった。
定度が低い場合やバースト長が長い場合には、バースト
の最初と最後でクロック位相が異なり、復調動作の大き
な障害となっていた。さらに、バーストのクロック周波
数とシステムクロック周波数との間に偏差が存在する場
合には、従来技術ではクロック位相差検出回路５４の他
に、バーストごとにクロック周波数を検出するクロック
周波数検出回路（文献、東田、他：“ＰＳＫ信号蓄積一
括復調方式におけるタイミング抽出とキャリア推定”，
電子情報通信学会技術研究報告，ＣＳ８６−１６９）
が必要となり、回路構成の複雑化が避けられなかった。
【００１０】本発明は、簡単な回路構成で高速信号に対
応できる蓄積一括復調回路を提供することを目的とする
。
応できる蓄積一括復調回路を提供することを目的とする
。
【００１１】
【課題を解決するための手段】本発明は、入力されるデ
ィジタル位相変調信号を周波数がほぼ等しい局部発振信
号により低域周波数に変換する準同期検波手段と、前記
準同期検波手段の出力信号を所定のサンプルクロックに
より標本化する標本化手段と、前記標本化手段の出力デ
ータを所定区間ごとに蓄積する第一の記憶手段と、前記
標本化手段の出力データからサンプリング点と識別点の
クロック位相差を検出するクロック位相差検出手段と、
前記クロック位相差検出手段で検出されたクロック位相
差に基づき、前記第一の記憶手段のデータ列からタイム
スロットごとに識別点信号を算出する内挿補間手段と、
前記内挿補間手段から出力される識別点信号を蓄積する
第二の記憶手段と、前記識別点信号から前記準同期検波
手段で用いられる局部発振信号と入力されるディジタル
位相変調信号の位相差を検出する搬送波位相差検出手段
と、前記第二の記憶手段に蓄積された識別点信号と前記
搬送波位相差検出手段の出力信号とを複素乗算して同期
検波を行う複素乗算手段と、前記クロック位相差検出手
段の出力信号から前記クロック位相差の変化を検出し、
それを除去するサンプルクロックを生成して前記標本化
手段に供給するクロック周波数制御手段とを備えたこと
を特徴とする。
ィジタル位相変調信号を周波数がほぼ等しい局部発振信
号により低域周波数に変換する準同期検波手段と、前記
準同期検波手段の出力信号を所定のサンプルクロックに
より標本化する標本化手段と、前記標本化手段の出力デ
ータを所定区間ごとに蓄積する第一の記憶手段と、前記
標本化手段の出力データからサンプリング点と識別点の
クロック位相差を検出するクロック位相差検出手段と、
前記クロック位相差検出手段で検出されたクロック位相
差に基づき、前記第一の記憶手段のデータ列からタイム
スロットごとに識別点信号を算出する内挿補間手段と、
前記内挿補間手段から出力される識別点信号を蓄積する
第二の記憶手段と、前記識別点信号から前記準同期検波
手段で用いられる局部発振信号と入力されるディジタル
位相変調信号の位相差を検出する搬送波位相差検出手段
と、前記第二の記憶手段に蓄積された識別点信号と前記
搬送波位相差検出手段の出力信号とを複素乗算して同期
検波を行う複素乗算手段と、前記クロック位相差検出手
段の出力信号から前記クロック位相差の変化を検出し、
それを除去するサンプルクロックを生成して前記標本化
手段に供給するクロック周波数制御手段とを備えたこと
を特徴とする。
【００１２】
【作用】本発明では、クロック周波数制御手段で、基準
となるバーストのクロック周波数とシステムクロック周
波数との間の偏差を除去するようにあらかじめ制御し、
このシステムクロックを標本化手段にサンプルクロック
として供給することにより、クロック位相を１つのバー
スト内で一定とすることができる。ここで、各バースト
ごとにクロック位相の検出を行うとともに蓄積し、１バ
ーストの蓄積が完了すると同時に検出されたクロック位
相差に基づいて、蓄積された信号のデータ列をタイムス
ロットごとに内挿補間することにより、識別点信号を得
ることができる。なお、内挿補間を行うことにより、ク
ロック周波数の数倍程度の低いサンプル速度で標本化が
可能となる。
となるバーストのクロック周波数とシステムクロック周
波数との間の偏差を除去するようにあらかじめ制御し、
このシステムクロックを標本化手段にサンプルクロック
として供給することにより、クロック位相を１つのバー
スト内で一定とすることができる。ここで、各バースト
ごとにクロック位相の検出を行うとともに蓄積し、１バ
ーストの蓄積が完了すると同時に検出されたクロック位
相差に基づいて、蓄積された信号のデータ列をタイムス
ロットごとに内挿補間することにより、識別点信号を得
ることができる。なお、内挿補間を行うことにより、ク
ロック周波数の数倍程度の低いサンプル速度で標本化が
可能となる。
【００１３】
【実施例】図１は、本発明の一実施例構成を示すブロッ
ク図である。ここで、図５に示す従来構成と同様のもの
は同一符号を付して説明に代える。図において、本発明
の特徴とする構成は、本実施例ではクロック位相差検出
回路５４から出力されるクロック位相差信号Ｉを取り込
み、システムクロック用ＶＣＯ（電圧制御発振器）１１
を制御するシステムクロック制御回路１３を備え、シス
テムクロック用ＶＣＯ１１から出力されるシステムクロ
ック信号Ｎをアナログ・ディジタル変換器４７，４８の
サンプルクロックとする。さらに、♯１ａメモリ５２お
よび♯１ｂメモリ５３と♯２ａメモリ５６および♯２ｂ
メモリ５７との間に内挿補間フィルタ１５を配置し、そ
のフィルタ係数としてクロック位相差検出回路５４から
出力されるクロック位相差信号Ｉを用いる。♯１ａメモ
リ５２および♯１ｂメモリ５３の出力信号Ｅ１，Ｅ２を
内挿補間フィルタ１５に取り込み、その出力信号を識別
点信号Ｆ１，Ｆ２として♯２ａメモリ５６および♯２ｂ
メモリ５７、さらに搬送波位相差検出回路５８に送出す
る。
ク図である。ここで、図５に示す従来構成と同様のもの
は同一符号を付して説明に代える。図において、本発明
の特徴とする構成は、本実施例ではクロック位相差検出
回路５４から出力されるクロック位相差信号Ｉを取り込
み、システムクロック用ＶＣＯ（電圧制御発振器）１１
を制御するシステムクロック制御回路１３を備え、シス
テムクロック用ＶＣＯ１１から出力されるシステムクロ
ック信号Ｎをアナログ・ディジタル変換器４７，４８の
サンプルクロックとする。さらに、♯１ａメモリ５２お
よび♯１ｂメモリ５３と♯２ａメモリ５６および♯２ｂ
メモリ５７との間に内挿補間フィルタ１５を配置し、そ
のフィルタ係数としてクロック位相差検出回路５４から
出力されるクロック位相差信号Ｉを用いる。♯１ａメモ
リ５２および♯１ｂメモリ５３の出力信号Ｅ１，Ｅ２を
内挿補間フィルタ１５に取り込み、その出力信号を識別
点信号Ｆ１，Ｆ２として♯２ａメモリ５６および♯２ｂ
メモリ５７、さらに搬送波位相差検出回路５８に送出す
る。
【００１４】以下、図２に示す本発明の蓄積一括復調回
路の動作アルゴリズムを参照して説明する。なお、信号
形式は図４に示すバースト構成とし、フレームの最初の
バーストｂ１を基準バーストとする。まず段階■では、
ベースバンド信号Ｂ１，Ｂ２は、基準となるバースト（
図４におけるバーストｂ１）のクロック周波数に等しく
なるように制御されたシステムクロック信号Ｎ（ここで
はバースト信号のクロック周波数の４倍）により、アナ
ログ・ディジタル変換器４７，４８でサンプリングされ
、ディジタル信号Ｃ１，Ｃ２に変換される。なお、シス
テムクロック信号Ｎを出力するシステムクロック用ＶＣ
Ｏ１１の制御は、クロック周波数偏差がない場合に基準
バーストのクロック位相は一定になることを利用し、シ
ステムクロック制御回路１３で基準バーストのクロック
位相差θＴ の変化ΔθＴ を検出してフィードバック
することにより行う。段階■における以下の処理は、従
来と同様である。
路の動作アルゴリズムを参照して説明する。なお、信号
形式は図４に示すバースト構成とし、フレームの最初の
バーストｂ１を基準バーストとする。まず段階■では、
ベースバンド信号Ｂ１，Ｂ２は、基準となるバースト（
図４におけるバーストｂ１）のクロック周波数に等しく
なるように制御されたシステムクロック信号Ｎ（ここで
はバースト信号のクロック周波数の４倍）により、アナ
ログ・ディジタル変換器４７，４８でサンプリングされ
、ディジタル信号Ｃ１，Ｃ２に変換される。なお、シス
テムクロック信号Ｎを出力するシステムクロック用ＶＣ
Ｏ１１の制御は、クロック周波数偏差がない場合に基準
バーストのクロック位相は一定になることを利用し、シ
ステムクロック制御回路１３で基準バーストのクロック
位相差θＴ の変化ΔθＴ を検出してフィードバック
することにより行う。段階■における以下の処理は、従
来と同様である。
【００１５】次に段階■では、１バーストにわたる信号
Ｄ１，Ｄ２の♯１ａメモリ５２への蓄積完了と同時に、
クロック位相差検出回路５４からクロック位相差信号Ｉ
が内挿補間フィルタ１５に出力され、そのフィルタ係数
がセットされる。また、♯１ａメモリ５２から内挿補間
に用いられる信号Ｅ１，Ｅ２が内挿補間フィルタ１５に
入力されると、内挿補間フィルタ１５はタイムスロット
ごとに識別点に最も近い信号として識別点信号Ｆ１，Ｆ
２を出力する（文献、松本，守倉，加藤：“全ディジタ
ル化高速クロック再生回路の一検討−蓄積型クロック再
生法−”，電子情報通信学会技術研究報告，ＳＡＴ９０
−３１） 。
Ｄ１，Ｄ２の♯１ａメモリ５２への蓄積完了と同時に、
クロック位相差検出回路５４からクロック位相差信号Ｉ
が内挿補間フィルタ１５に出力され、そのフィルタ係数
がセットされる。また、♯１ａメモリ５２から内挿補間
に用いられる信号Ｅ１，Ｅ２が内挿補間フィルタ１５に
入力されると、内挿補間フィルタ１５はタイムスロット
ごとに識別点に最も近い信号として識別点信号Ｆ１，Ｆ
２を出力する（文献、松本，守倉，加藤：“全ディジタ
ル化高速クロック再生回路の一検討−蓄積型クロック再
生法−”，電子情報通信学会技術研究報告，ＳＡＴ９０
−３１） 。
【００１６】段階■における以下の処理および段階■の
処理は従来と同様である。すなわち、識別点信号Ｆ１，
Ｆ２が、バーストごとに交互に♯２ａメモリ５６および
♯２ｂメモリ５７に蓄積され、一方で搬送波位相差検出
回路５８が準同期検波用発振器４５の出力信号Ｍ１とデ
ィジタル位相変調信号の位相差（搬送波位相差）θｃ
の検出を行い、♯２ａメモリ５６および♯２ｂメモリ５
７、搬送波位相差検出回路５８から出力される信号Ｇ１
，Ｇ２，Ｊ１，Ｊ２の複素乗算を行うことにより、搬送
波位相差が除去されたＩチャネルおよびＱチャネルの復
調信号Ｈ１，Ｈ２を出力することができる。
処理は従来と同様である。すなわち、識別点信号Ｆ１，
Ｆ２が、バーストごとに交互に♯２ａメモリ５６および
♯２ｂメモリ５７に蓄積され、一方で搬送波位相差検出
回路５８が準同期検波用発振器４５の出力信号Ｍ１とデ
ィジタル位相変調信号の位相差（搬送波位相差）θｃ
の検出を行い、♯２ａメモリ５６および♯２ｂメモリ５
７、搬送波位相差検出回路５８から出力される信号Ｇ１
，Ｇ２，Ｊ１，Ｊ２の複素乗算を行うことにより、搬送
波位相差が除去されたＩチャネルおよびＱチャネルの復
調信号Ｈ１，Ｈ２を出力することができる。
【００１７】このように、本発明は、従来構成に比べて
極めて低いサンプル速度で動作可能であるとともに、バ
ーストのクロック周波数とシステムクロック周波数との
間に偏差が存在しても、サンプルクロックとして用いる
システムクロック周波数をあらかじめ制御して偏差を除
去することにより、バーストごとにクロック位相差を検
出するだけで識別点信号を得ることができる。
極めて低いサンプル速度で動作可能であるとともに、バ
ーストのクロック周波数とシステムクロック周波数との
間に偏差が存在しても、サンプルクロックとして用いる
システムクロック周波数をあらかじめ制御して偏差を除
去することにより、バーストごとにクロック位相差を検
出するだけで識別点信号を得ることができる。
【００１８】
【発明の効果】以上説明したように本発明は、サンプル
速度の低速化が実現されるので、クロック再生符号およ
びキャリア再生符号が不要な蓄積一括復調回路で容易に
高速信号に対処することができる。また、本発明による
蓄積一括復調回路は、アナログ・ディジタル変換器の前
段部分およびサンプルクロック用ＶＣＯを除く全構成要
素をディジタル回路で実現することができるので、回路
製作時の調整が簡単になり、経年変化および温度変化に
よる性能劣化を考慮する必要がなく信頼性を高めること
ができる。さらに、ＬＳＩ化が容易であるので容易に小
型化することができる。
速度の低速化が実現されるので、クロック再生符号およ
びキャリア再生符号が不要な蓄積一括復調回路で容易に
高速信号に対処することができる。また、本発明による
蓄積一括復調回路は、アナログ・ディジタル変換器の前
段部分およびサンプルクロック用ＶＣＯを除く全構成要
素をディジタル回路で実現することができるので、回路
製作時の調整が簡単になり、経年変化および温度変化に
よる性能劣化を考慮する必要がなく信頼性を高めること
ができる。さらに、ＬＳＩ化が容易であるので容易に小
型化することができる。
【００１９】なお、本発明では、クロックの周波数偏差
の除去がクロック位相差検出回路の出力を用いて容易に
行うことができるので、複雑な回路構成をとる必要がま
ったくなく、上述の効果を容易に達成することができる
。
の除去がクロック位相差検出回路の出力を用いて容易に
行うことができるので、複雑な回路構成をとる必要がま
ったくなく、上述の効果を容易に達成することができる
。
【図１】本発明の一実施例構成を示すブロック図である
。
。
【図２】本発明の蓄積一括復調回路の動作アルゴリズム
を示す図である。
を示す図である。
【図３】従来の蓄積一括復調回路の動作アルゴリズムを
示す図である。
示す図である。
【図４】蓄積一括復調回路で用いられる信号系列を示す
図である。
図である。
【図５】従来の蓄積一括復調回路の構成例を示すブロッ
ク図である。
ク図である。
１１ システムクロック用ＶＣＯ
１３ システムクロック制御回路
１５ 内挿補間フィルタ
４１ 分配器
４２ 直交周波数変換器
４３，４４ ミキサ
４５ 準同期検波用発振器
４６ π／２移相器
４７，４８ アナログ・ディジタル変換器（Ａ／Ｄ）
４９ サンプルクロック用発振器 ５０，５１ 波形整形フィルタ ５２ ♯１ａメモリ ５３ ♯１ｂメモリ ５４ クロック位相差検出回路 ５５ 識別点信号選択回路 ５６ ♯２ａメモリ ５７ ♯２ｂメモリ ５８ 搬送波位相差検出回路 ５９ 複素乗算器
４９ サンプルクロック用発振器 ５０，５１ 波形整形フィルタ ５２ ♯１ａメモリ ５３ ♯１ｂメモリ ５４ クロック位相差検出回路 ５５ 識別点信号選択回路 ５６ ♯２ａメモリ ５７ ♯２ｂメモリ ５８ 搬送波位相差検出回路 ５９ 複素乗算器
Claims (1)
- 【請求項１】 入力されるディジタル位相変調信号を
周波数がほぼ等しい局部発振信号により低域周波数に変
換する準同期検波手段と、前記準同期検波手段の出力信
号を所定のサンプルクロックにより標本化する標本化手
段と、前記標本化手段の出力データを所定区間ごとに蓄
積する第一の記憶手段と、前記標本化手段の出力データ
からサンプリング点と識別点のクロック位相差を検出す
るクロック位相差検出手段と、前記クロック位相差検出
手段で検出されたクロック位相差に基づき、前記第一の
記憶手段のデータ列からタイムスロットごとに識別点信
号を算出する内挿補間手段と、前記内挿補間手段から出
力される識別点信号を蓄積する第二の記憶手段と、前記
識別点信号から前記準同期検波手段で用いられる局部発
振信号と入力されるディジタル位相変調信号の位相差を
検出する搬送波位相差検出手段と、前記第二の記憶手段
に蓄積された識別点信号と前記搬送波位相差検出手段の
出力信号とを複素乗算して同期検波を行う複素乗算手段
と、前記クロック位相差検出手段の出力信号から前記ク
ロック位相差の変化を検出し、それを除去するサンプル
クロックを生成して前記標本化手段に供給するクロック
周波数制御手段とを備えたことを特徴とする蓄積一括復
調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40116290A JPH04213257A (ja) | 1990-12-10 | 1990-12-10 | 蓄積一括復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40116290A JPH04213257A (ja) | 1990-12-10 | 1990-12-10 | 蓄積一括復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04213257A true JPH04213257A (ja) | 1992-08-04 |
Family
ID=18511017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40116290A Pending JPH04213257A (ja) | 1990-12-10 | 1990-12-10 | 蓄積一括復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04213257A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621982A (ja) * | 1990-12-31 | 1994-01-28 | Samsung Electron Co Ltd | Ｇｍｓｋ信号復調方法及びその装置 |
| US6038264A (en) * | 1996-02-26 | 2000-03-14 | Matsushita Electric Industrial Co., Ltd. | Data receiving apparatus |
| WO2007029702A1 (ja) * | 2005-09-06 | 2007-03-15 | Nippon Telegraph And Telephone Corporation | 無線送信装置と無線受信装置および無線送信方法と無線受信方法ならびに無線通信システムと無線通信方法 |
-
1990
- 1990-12-10 JP JP40116290A patent/JPH04213257A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621982A (ja) * | 1990-12-31 | 1994-01-28 | Samsung Electron Co Ltd | Ｇｍｓｋ信号復調方法及びその装置 |
| US6038264A (en) * | 1996-02-26 | 2000-03-14 | Matsushita Electric Industrial Co., Ltd. | Data receiving apparatus |
| WO2007029702A1 (ja) * | 2005-09-06 | 2007-03-15 | Nippon Telegraph And Telephone Corporation | 無線送信装置と無線受信装置および無線送信方法と無線受信方法ならびに無線通信システムと無線通信方法 |
| JP4699467B2 (ja) * | 2005-09-06 | 2011-06-08 | 日本電信電話株式会社 | 無線送信装置と無線受信装置および無線送信方法と無線受信方法ならびに無線通信システムと無線通信方法 |
| US8248975B2 (en) | 2005-09-06 | 2012-08-21 | Nippon Telegraph And Telephone Corporation | Wireless transmitting apparatus, wireless receiving apparatus, wireless transmission method, wireless reception method, wireless communication system, and wireless communication method |
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