JPH0421143A - Ｒａｍのリセット保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ポータプル電気機器に内蔵されている電子
回路で使用されるＲＡＭのリセット保護回路に関するも
のである。

〔従来の技術〕

コンピュータ用ＩＣの技術開発が進み、多くのポータプ
ル電気機器にマイコンが搭載されるようになった。

また、小形で長寿命な電池の開発によって、ポータプル
電気機器で使用される電子回路は各種の電池を電源とし
て駆動されるようになり、これに伴って電源である電池
に起因する電子回路のトラブルを防止する対策も種々講
じられるようになった。

電源としては比較的安価であり再充電可能なニカド電池
が使用されており、このバック・アップ電源としてリチ
ウム電池を使用しＲＡＭのバッテリ・バックアップを行
っている。

〔発明が解決しようとする課題〕

ＣＰＵ搭載の電子回路にはパワーＯＮＬ、たときの状態
を一定に保つためにシステム・リセット用ＩＣが使用さ
れており、第２図に示すように、常用電源電圧ＰＮが低
下した場合には電圧検出回路１によって低電圧を検出し
、この検出信号によってシステム・リセット用ＩＣ２か
らＣＰＵヘリセット信号を送出させ、ＣＰ　Ｕを初期状
態に戻すことによりその暴走を防止していた。

また、ＲＡＭはバッテリ・バックアップ回路によって低
電圧に対する保護を行っているが、電源電圧が不安定な
状態においてはＲＡＭのコントロールピン西と書き込み
制御線匪（図面には記載していない）が同時にアクティ
ブとなり、「書き込みＪの状態になってしまうことがあ
り、このため間違った情報がＲＡＭに入力されデータが
破壊される危険があった。

この発明は、上述したＲＡＭへの供給電源電圧の異常時
におけるトラブルを除去するためになされたものであっ
て、常用電源に接続された電圧検出回路、バック・アッ
プ電源に接続されたトランジスタよりなるスイッチ回路
および論理回路によって構成したＲＡＭのリセット保護
回路を提供しようとするものである。

〔課題を解決するだめの手段〕 上述した目的を達成するために、この発明によるＲＡＭ
のリセット保護回路は、常用電源電圧が設定値より低下
したときに作動する電圧検出回路と、トランジスタより
なるスイッチ回路と、上記スイッチ回路から出力される
信号とＲＡＭへのチップセレクト信号をゲートする論理
回路とによって構成したものである。

〔作用〕

常用電源Ｐ８の電圧が設定値以下になると電圧検出回路
１が作動し、その出力信号は“Ｌ”となる。

バック・アップ電源ＰＲを抵抗を介して入力しているト
ランジスタよりなるスイッチ回路は上記電圧検出路１の
信号を受けてＯＦＦとなる。論理回路４の１つの入力信
号はＰＢ電源より供給されるコントロール信号であって
、上記スイッチ回路がＯＦＦとなると“Ｌ”から“Ｈ”
に切り替る。

また、論理回路の他の入力信号はＲＡＭへのチップセレ
クト信号であって、上記コントロール信号がインアクテ
ィブであると論理回路の出力信号であるチップセレクト
信号も常時インアクティブとなる。

従ってこの信号を入力するＲＡＭのｃｓＱ子は「非選択
」の状態に保持される。

〔実施例〕

以下、この発明に係るＲＡＭのリセット保護回路の実施
例を第１図に基づいてＢｑする。

第１図は従来技術による電圧検出回路１とシステト・リ
セット用ＩＣ２によって構成したＣＰＩＪノリセット保
護回路に、この発明によるＲＡＭ（Ｄリセット保護回路
を加えたものであって電圧検出回路１は共用となってい
る。

第１図において、電圧検出回路１はニカド電池を電源と
するＰ、に接続されており、その出力端子は２つの抵抗
５と６およびコンデンサ８より成る回路を介してＮ形ト
ランジスタ３のベース！子へ接続されている。

上記Ｎ形トランジスタ３のコレクタ端子はニカド電池お
よびリチウム電池より成るバック・アップ電源Ｐ、へ抵
抗７を介して接続されており、また、ＯＲ回路４の１つ
の入力端子にも接続されている。

上記ＯＲ回路４の他の１つの入力端子はＲＡＭへのチッ
プ・セレクト信号線と接続されており、その出力端子は
ＲＡＭのＧ端子に接続されている。

次に、この発明によるＲＡＭのリセット保護回路の創作
を詳しく説明する。

常用電源ＰＮが設定値よりも低下すると電圧検出回路１
の出力信号は“Ｌ”となる。

この出力信号を抵抗５と６およびコンデンサ８を介して
ベース端子に入力するＮ形トランジスタ３はＯＦＦとな
るので、ＯＲ回路４の１つの入力端子に接続されたＰＲ
雷電圧“Ｌ”から“Ｈ”に切り替わる。

ＯＲ回路４の出力信号は２つの人力信号の論理和を出力
するので、Ｐ、電圧の変化に伴ってＲＡＭへのチップ・
セレクト信号を“Ｈ”に固定してＲＡＭｌ０の３端子へ
人力させる。

この結果、ＲＡＭｌ０は「書き込み」の機能を禁止され
リセット保護されることになる。

また、電圧検出回路１の出力信号”Ｌ″はシステム・リ
セット用ＩＣ２へ入力される。この信号を受けてシステ
ム・リセット用ＩＣ２は能鮎となり、リセット信号をＣ
ＰＵへ送出してＣＰＵをリセットしその暴走を防止する
。

〔発明の効果〕

以上説明したように、この発明によるＲＡＭのリセット
保護回路は、ＰＮ電源に接続された電圧検出回路とＰＥ
電源に接続されたトランジスタよりなるスイッチ回路お
よびＰＲ電源電圧とＲＡＭへのチップ・セレクト信号を
人力する論理回路によって構成されている。

常用電源であるＰ、の電圧低下を検出して、電圧検出回
路、スイッチ回路を介して論理回路の出力信号を“Ｈ”
に固定することによってＲＡＭの西端子を「非選択」の
状態にする。

即ち、ＲＡＭはバック・アップ電源ＰＢとこの発明によ
るチップ・セレクト信号”Ｈ”によってより確実に、Ｒ
ＡＭに格納されているデータを保存することができる。

また、この発明によるＲＡＭのリセット保護回路は、Ｃ
ＰＵのリセット保護回路を構成する電圧検出回路を共用
することができ、かつ、簡単な構成より成るスイッチ回
路と論理回路を備えたものであるので、安価で、しかも
コンパクトな保護回路である。

従って、小形なポータプル電気機器に搭載のＣＰＵを含
む電子回路の保護回路として内蔵させることは容易であ
る。

【図面の簡単な説明】

第１図は、この発明によるＲＡＭのリセット保護回路と
従来技術によるＣＰＵのリセッ）（Ｍ護回路のブロック
図、第２図は従来技術によるＣＰＵのリセット保護回路
のブロック図である。 １・・・電圧検出回路、３・・・Ｎ形トランジスタ、４
・・・ＯＲ回路、　　５．　６．　７・・・抵抗、８．
９・・・コンテンツ、 １０−ＲＡＭ。 畠願人　日本電気精器株式会社

Claims (1)

1. 【特許請求の範囲】 １、常用電源電圧が設定値より低下したときに作動する
   電圧検出回路と、 バックアップ電源を抵抗を介して入力すると共に上記電
   圧検出回路の出力信号を入力して作動するトランジスタ
   よりなるスイッチ回路と、 上記バックアップ電源から供給されるスイッチ回路の出
   力信号とＲＡＭへのチップセレクト信号とのゲートをと
   る論理回路と、 によって構成したことを特徴とするＲＡＭのリセット保
   護回路。