JPH04207319A

JPH04207319A - データ再生装置

Info

Publication number: JPH04207319A
Application number: JP2328837A
Authority: JP
Inventors: Shigeru Yamazaki; 茂山崎; Yasuyuki Ito; 伊藤　安幸
Original assignee: Hitachi Ltd; Hitachi Video Engineering Co Ltd
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1992-07-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌ
ｏｏ　ｐ　）回路を用いたデータ再生装置に係り、特に
ディジタル変副された信号を復調する、あるいはクロッ
ク再生を行うに好適なＰＬＬ回路を有するデータ再生装
置に関する。

〔従来の技術〕

ディジタル信号を記録、あるいは再生する装置において
は、再生時に再生データからクロックの生成を可能とす
るために、ディジタルデータに変調をかけて記録する方
式がとられる。たとえは、ディジタル・オーディオ・テ
ープレコーダ（ＤＡＴ）では８−１０変調が用いられ、
最小反転間隔Ｔに対して、ＩＴ、２Ｔ、３Ｔ、４Ｔパル
スのランタムなデータ列となっている。再生時には、Ｐ
ＬＬ回路によってクロックの再生およびテータ諏別を行
い、データを復調する方法か一般的となっている。

二〇ＰＬＬ回路については、たとえば特開昭６３−１１
１７２４号公報記載のように位相比較器として排他的論
理和回路（Ｅ（ＪＲ）を用いる方法など数多くの回路例
が報告されている。

ＰＬＬ回路は、位相比較器によって入力信号と電圧制御
発振器（以下、■ＣＯと記す）出力信号との位相比較を
行い、その位相差に応じた直流電圧を■Ｃ○にフィード
バックして、位相差を一定に保つように動作して、入力
信号から伝送りロックを再生していた。

〔発明が解決しようとする課題〕

上記従来技術において、位相比較器として、アナログス
イッチとコンデンサからなるサンプルホールド回路を使
用した場合、入力矩形波信号が長時間に渡って“０′″
となった場合、サンプル用のエツジ信号が発生せずホー
ルドされた電荷が放電し、ついにはＯＶとなってｖｃｏ
の発振が停止してしまうという問題があった。

本発明の目的は、前記従来技術の問題点を除去し、サン
プルホールド形位相比較器を用いたＰＬＬ回路において
、入力信号が無い場合にも■ＣＯの発振が停止すること
なく、次に信号か入力した場合の引き込み時間を短縮し
て、データ識別エラーを発生しないようにしたデータ再
生装置を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、請求項１の発明は。

エツジ検出回路と、サンプルホールド回路と、ループフ
ィルタと、演算増幅器と、■ＣＯからなるＰＬＬ回路に
おいて、演算増幅器の８力電圧がＯＶとならないように
、ループフィルタ出力にダイオードで構成されるクラン
プ回路を接続した。

また、請求項３の発明は、クランプ回路を、Ｃ−ＭＯ５
集積回路に内蔵するため、演算増幅器の呂力段にクラン
プ回路を設け、演算増幅器の出力電圧を制限するように
した。

さらに、請求項４の発明は、■ＣＯの入力電圧がＯＶで
あっても発振するように、■ＣＯにオフセット電流を流
すようにした。

〔作用〕

請求項１の発明では、１コ以上のダイオードＮ個を電源
Ｖ　Ｄ　１１と信号線間に接続することによって、ｖｃ
ｏの入力電圧は（■、Ｊ、　−ＮＸ　ＶＷ以下にならな
いため、人力信号が無くサンプルホールド回路が動作し
・ない場合においても、ＶＣＯが発振停止どなることが
ない。したがって、次に人力倍旧か新たに入力した場合
に同期引き込み時間を犀くできる。

請求項３の発明は、演算増幅器に出力電圧リミッタ回路
を内蔵しているので、入力信号がなくサンプルホールド
回路が動作しない場合においでも、同様に■００が発振
停止することはない。

また、請求項４の発明は、電流制御形のＶＣＯを用い、
オフセット電流を流すようにしているので、たとえ入力
電圧がＯ■であっても、発振が止まることは無い〔実施例〕以ト、本発明の一実施例に第１図により説明する。。

第ｊ２図において、］は磁気テープ、２は磁気ヘッド、
Ｓ３はロータリトランス、４は前置増軸器、；〕はりミ
ンク回路、６はエツジ検出回路、７はアナログスイッチ
、８はコンデンサ、９はバッファ、１０．１１は抵抗、
１２はコンデンサ、１３はループフィルタ、１４は演ｐ
：増幅器、　１．５．１６は抵抗、１７は基準電圧源で
ある。また、１８は電圧制御発振器（以上、ＶＣＯと記
Ｔ）、１９はコンデンサ、２０．２２は抵抗、２１はイ
ンバータ、２３はコンデンサ、２４はリミッタ回路、２
５はＤ−ＦＦ、２６はディジタル信号処理回路、２７は
抵抗、２８．２９．３０．３１はダイオードである。

磁気ヘット２によって磁気テープ］に記録されたディジ
タルデータは、ロータリトランス３を介して前置増軸器
４に送られ増幅さ才しる。そして、必要に応じて波形等
化さトた後、リミッタ回路５によって−１１．　ＩＩ　
、　　ｉｉ　□　ｊ“のディジタルデータに変換される
。

エツジ検出回路６は、このディジタルデータの立ち上が
り、および立ち下がりの両エツジを検出するものであり
、たとえは、入力信号Ｓ」を遅延する回路と、該入力信
号Ｓ」と前記遅延回路でこれを遅延した信号とを入力と
する排他的論理和（Ｅ（ＪＲ）回路で作成することかで
きる。

アナログスイッチ７は、コンデンサ８と共にサンプルホ
ールド回路を構成し、エツジ検出回路６の出力信号Ｓｅ
と、インバータ２１の出力信号の位相比較を行う位相比
較器として動作する。バッハア９は、商人カインピイー
ダンスアンプであり、ホールド時にコンデンサに蓄えら
れた電荷の放電を防止する目的で挿入されている。

抵抗１０，１．１、コンデンサ１２はラグリートフィル
タを構成し、ループフィルタ１３として動作する。１演
算増幅器１４．抵抗１５．１６．基準電圧源１７は、基
準電圧Ｖ、を中心として動作する非反転アンプであり、
この出力信号によってＶ６Ｏ１３の出力信号周波数およ
び位相を制御する。Ｖ６Ｏ１３の出力矩形波信号Ｓｖは
、コンデンサ１９．抵抗２０．２２．コンデンサ２３お
よびインバータ２１で構成する積分回路に入力される。

積分回路出力信号Ｓφは擬似二角波の波形をしており、
位相比較信号としてアナログスィッチ７Ｌ二人力される
。

以上の回路でＩＩ）　Ｉ、■−２を構成し、人力信号Ｓ
１からクロツタを再生することができる。

さらに、積分回路出力信号Ｓφの擬似三角波をリミッタ
回路２４で矩形波信号に変換してＤ−ＦＦ２５のクロッ
ク端子ＣＫに入力し、データ端子りには、エツジ検出回
路６の出力信号である遅延データＳτを入力してデータ
識別を行う、Ｄ−ＦＦ２５の出力信号およびリミッタ回
路２４の出力クロック信号はディジタル信号処理回路２
６に送られ、同期信号検出や、誤り訂正処理など所定の
動作を行い、システム全体を動作させる。

第２図は第１図に示した回路が同期状態にある場合の動
作タイミング図である。エツジ検出回路６は入力信号Ｓ
ｉをτだけ遅延させ遅延信号Ｓてを生成する。また、入
力信号Ｓｘと遅延信号ＳτのＦＯＲをとって、エツジ信
号Ｓｓを作る。

また、Ｖ６Ｏ１３の出力矩形波信号Ｓｖをインバータ２
１で構成される積分回路に入力して、（ｅ）のｉ　ｍ　
＝＝”角波に得る。次に、この三角波が入力するアナロ
グスイッチ７を二ソへ信号Ｓｅでオン。

オフして、（ｇ）に示した位相誤差信号Ｓｏを得る。こ
の時、遅延信号ＳτのＳ／Ｎ最良点にリミツタ回路２４
の出力信号（ｆ）のクロック信号Ｓｃｋの立ち上がりが
位置することになり、Ｄ−ＦＦ２５でデータ識別を安定
的に行うことができる。

さて、入力信号Ｓｉが長時間に渡って′０”の場合、エ
ツジ検出回路６の出力信号Ｓｅが発生しないため、サン
プル動作せず、コンデンサ８の容量値とバッファ９の入
力抵抗で定まる時定数によって電荷が放電し、ついには
、バッファ９の出力電圧はＯｖとなり、演算増幅器】４
の出力電圧もＯｖとなって、ＶＣＯｌ、８の発振が停止
する場合がある。これは、前置増幅器４のノイズが非常
に小さい場合、あるいはリミッタ回路５のゲインが低い
ことに起因するものであるが、第１図の実施例において
は、抵抗２７．ダイオード２８〜：３１によって。

ループフィルタ１３の出力電圧を（ＶＤＩ、−４ＸＤＦ
）にクランプすることによって演算増幅器１４の出力電
圧がＯｖにならないようにしている。

たとえは、Ｖ　１１１、＝　５　Ｖ　、　Ｖａ＝２．５
Ｖ　、ダイオードのＶ　ｌ”　０　、７５Ｖ　、演算増
幅器１４の閉ループゲインを１．４に選ぶと、演算増幅
器１４の出力最小電圧は１．８■にクランプさ扛、ｖ　
ｃ　Ｏ］　８の発振か停止Ｆすることはない。

本実施例では、前記クラシブ回路をループフィルタ１２
の出力に接続したが、これはバッファ９、あるいは演算
増幅器１４の出力端子に接続してもよい。

第３図は本発明をＤＡＴに適用しまた場合の各部の動作
波形を示したものである。

Ｄ　Ａ　Ｔでは、磁気テープの回転シリンダの巻き付は
角を９０°としているため、再生信号は第３図（ａ）に
示すように９０°毎に再生される間欠（８号となる。ま
た各再生波形の前後には約５°ずつマージンエリアが設
けられており、４　、７　Ｍ　１１７．の慴−信号か記
録されている。この再生信号は第１図のロータリトラン
ス３を経て１ｉｉｊ　’ＩＮ増Ｉｌｌ！ｉ器４に送られ
る。

たとえば、バックマージン（Ｂａｃｋ　Ｍａｒｇｉｎ）
部に着目すると、第１図のリミ、ツタ回路５の出力信号
Ｓｉは（ｂ）に示すように４．７Ｍ　Ｈ；：の矩形波イ
、１号となり、エツジ信号Ｓ　ｅは（Ｃ）、アナログス
イッチ７の出力信号である位相誤差信号Ｓ　１１は（ｄ
）に示したものとなって、ＰＬＬ回路は同期状態にある
。この時、ＶＣＯｌ８は９．４ＭＨｚ、で発振している
。

次に信号が無い場合には、ＰＬＬ回路の同期がはずれた
状態になるが、−船釣には、アンプノイズ（システムノ
イズ）が存在するため、エツジ信号Ｓｅはランダムに発
生し、平均的に同期状態と同じ直流電圧で動作する。こ
のため、ＶＣＯｌ８はは９．４ＭＨｚ付近で発振してい
る状態にある。そして再び再生信号のフロントマージン
（ＦｒｏｎｔＭａｒｇｉｎ　）の４．．７ＭＨｚ単一信
号が入力すると、即同期状態にロックすることができる
。

ところが、リミッタ回路５のゲインが低かったり、前置
増幅器４のアンプノイズが非常に小さい場合には、第３
図（ｅ）、（ｆ）、、（ｇ）に示したように、エツジ信
号Ｓｅを発生せず、その結果、アナログスイッチ７はオ
フ状態が続く。このため、その出力信号である位相誤差
信号Ｓｏは最終的にはＯｖとなり、ＶＣＯｌ、８の発振
が停止することになる。そして角び再生信号か人力して
も、同期状態になるまでの時間が長くなる。

この時、本発明では、ダイオード２８−３］がオンして
、同図（ｈ）に示されているように、Ｖｏｆｆｓｅｔ＝
　Ｖ　Ｄ　Ｄ　　４　Ｖ　ｐにクランプされる。このた
め、Ｖ　Ｃ０１ｇが発振停止することがなく、次に再生
信号が入力した場合のロックイン時間を短縮することか
できる。

第４図は本発明の第２実施例の回路図である。

この実施例は、第１図の抵抗２７、ダイオード２８〜３
１、および演算増＃器１４の変形例を示す。

第４図において、３２〜３６は、Ｐ　−Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ、３７〜４６はＮ−ＭＯ５Ｉ−ＥＴ、４７は抵抗
、４８はコンデンサ、４９は一側入力端ｆ、５０は士側
入カ端ｆ−１５１は出力端子、５２はＮ−ＭＯ５ＦＥ”
ｌ”である。

抵抗４７、Ｐ−ＭＯ５ＦＥＴ３２−３４は定電流回路で
あり、他のＦ　Ｅ−１’素子で構成される演ｐＪＷ輻器
のバイアス源となる。また、コンデンサ４８は位相補償
用容量である。第４図は、Ｃ−ＭＯ５ＦＥＴ素子を用い
た一般的な演算増幅器であり、Ｎ−Ｍ０３ＦＥＴ５２が
出力電圧クランプ用素子である。

第５図に第４図に示した演算増幅器を、ゲイン１．４の
非反転増幅器として使用した場合の入出力特性を示す。

入力電力が１．２５Ｖ以下においで、出力電圧は１．２
５Ｖで一定となり、０■になることがないため、次段に
接続するＶＣ０１８の発振が停止することはない。

以上、本発明の演算増幅器はＣ−ＭＯＳ集積回路に適し
、外付部品点数を増すことなく実現できる。

第６図に本発明の第３実施例であるＶＣ０１８の回路を
示す。この実施例は、第１図の抵抗２７、ダイオード２
８〜；３】を用いずとも、前記第１、第２実施例と同様
の効果を達成できるＶＣ０１８を提供するものである。

第６図において、５３は入力端子、５４は定電流源、５
５．６０はＰ−ＭＯＳＦＥＴ、５６．６１はＮ−ＭＯ８
Ｆ　Ｅ　Ｔ、５７．６２はコンデンサ、５８．６３はＮ
　ＯＲゲート、５９．６４．６５はインバータ、６６は
出力端子、（５７へ７１はＩ）　−Ｍ　ＯＳ　Ｆ’　Ｅ
　Ｔ、７２〜・７４はＮ−ＭＯＳ丁；’　Ｅ　’丁、７
５は抵抗である。

本実施例のＶＣＯはＣ−ＭＯＳＦＥＴを用いたフリップ
フロップ形であり２発振周波数ｆは２Ｐ−ＭＯ５ＦＥＴ
５５．６０に流れる電流を１、コンデンサ５７．６２の
容量値をＣ、インバータ５９．６４のスレッショールド
電圧をｖｔｈとすると、ｆ　＝Ｉ／２ＣＶ　ｔ　ｈ　　
で表わされ、電流■が変化することによって発振周波数
を変化させる構成となっている。

入力端ゴ５３に入力した電圧は抵抗７５で電流ＩＣ”　
（ＶＩＮ　　Ｖａｓ７４）　／　Ｒ７Ｓに変換され、Ｐ
−ＭＯ５ＦＥＴ５５．６０に入力する。ここで、定電流
源５４、Ｐ−ＭＯ３ＦＥＴ７０．７１、Ｎ−ＭＯ８ＦＥ
Ｔ７２．７：３で構成される電流リミッタ回路によって
、電流Ｉ　ｃが定電流源５４の電流値１ｏを越えるまで
は出力電流１　＝　Ｉ’　ｏとなり、Ｉｅが１０を越え
れば、１　＝　Ｉ　ｃ：どなる。

第７図は、本実施例による■００の制御電流と発振周波
数との関係を示す。制御電流工が１０以ドでは、発振周
波数ｆ　＝　１　ｏ　／　２　ＣＶ　ｔ　ｂ、Ｉ。

以寸、てｆ　＝　１’、　ｃ　／　２　ＣＶｔ　）ｉと
なる。し、たがって、入力端子５；３の入力型ｈ゛かＯ
ＶとなってＩ　ｃ二ｏとなっても、出力端子６６には、ｆ　＝　Ｉ　ｏ　／　２　ＣＶ　ｔ　ｈ　　の出力クロ
ック信号が出力されＶＣＯが発振停止となることがない
。

以上、本発明のＶＣＯはＣ−ＭＯＳ集積回路に適し、外
付部品点数を増すことがない。なお、停電流ｇ５４は、
精度を問わなければ内蔵抵抗でよい。

〔発明の効果〕

請求項１〜３の発明によれば、ＶＣＯの入力制御電圧が
ＯＶまで丁がることがないため、ＶＣＯは入力信号が無
い場合でも発振が停止せず、また請求項４の発明では、
ＶＣＯの入力電圧がＯＶまでドがっても、発振が停止せ
ず、次に信号が入力した時の引き込み時間を短縮できる
効果がある。。

また、請求項３の発明は演算増幅器に電圧リミッタ回路
を内蔵し、請求項４の発明はＶ　ＣＯに制限回路を設け
ているので、集積化した場合に部品点数を増やすことが
ないという効果もある。

・〕９９図の簡単な説明第１図は本発明の一実施例を示すブロック図。

第２図は、第１図の主要部の信号の動作タイミング図、
第３図は、本実施例をＤ　Ａ　Ｔに用いた場合の動作説
明図、第４図は、本発明の第２の実施例である演算増幅
器の回路図、第５図は第４図に示した演算増幅器の入出
力特性図、第６図は、本発明の第３の実施例であるＶＣ
Ｏの回路図、第７図は第６図に示したＶＣＯの入出力特
性図である。

５　リミッタ回路、６・−エツジ検出回路、７　アナロ
グスイッチ、８・・−コンデンサ。

１３・ループフィルタ、１４・演算増幅器、１８・・Ｖ
ＣＯ１２８〜３１・・ダイオード。

Claims

【特許請求の範囲】１、ディジタル入力信号の立上がりおよび立下がりエッ
ジを検出するエッジ検出回路と、電流または電圧制御発
振器と、前記エッジ検出回路によって検出されたディジ
タル信号と前記制御発振器の出力信号とを入力され、両
信号間の位相比較を行い、その誤差信号を出力する位相
比較器と、前記位相比較器の出力信号の帯域制限を行う
ループフィルタと、前記ループフィルタの出力信号を前
記制御発振器に供給するようにしたＰＬＬ回路を備えた
データ再生装置において、前記位相比較器をアナログス
イッチとコンデンサで構成され、かつ前記エッジ検出回
路の出力信号で制御されるサンプルホールド回路で構成
し、前記ループフィルタと前記制御発振器との間に、電流ま
たは電圧クランプ回路を接続したことを特徴とするデー
タ再生装置。２、前記クランプ回路を、１個以上のダイオードで構成
したことを特徴とする請求項１記載のデータ再生装置。３、ディジタル入力信号の立上がりおよび立下がりエッ
ジを検出するエッジ検出回路と、電流または電圧制御発
振器と、前記エッジ検出回路によって検出されたディジ
タル信号と前記制御発振器の出力信号とを入力され、両
信号間の位相比較を行い、その誤差信号を出力する位相
比較器と、前記位相比較器の出力信号の帯域制限を行う
ループフィルタと、前記ループフィルタの出力信号を前
記制御発振器に供給するようにしたＰＬＬ回路を備えた
データ再生装置において、前記位相比較器を、アナログ
スイッチとコンデンサで構成され、かつ前記エッジ検出
回路の出力信号で制御されるサンプルホールド回路で構
成し、前記ループフィルタと前記制御発振器との間に、出力電
圧リミッタ回路を内蔵した演算増幅器を接続したことを
特徴とするデータ再生装置。４、ディジタル入力信号の立上がりおよび立下がりエッ
ジを検出するエッジ検出回路と、電流または電圧制御発
振器と、前記エッジ検出回路によって検出されたディジ
タル信号と前記制御発振器の出力信号とを入力され、両
信号間の位相比較を行い、その誤差信号を出力する位相
比較器と、前記位相比較器の出力信号の帯域制限を行う
ループフィルタと、前記ループフィルタの出力信号を前
記制御発振器に供給するようにしたＰＬＬ回路を備えた
データ再生装置において、前記位相比較器を、アナログ
スイッチとコンデンサで構成され、かつ前記エッジ検出
回路の出力信号で制御されるサンプルホールド回路で構
成し、前記制御発振器を、オフセット電流供給回路を備えた電
流制御発振器で構成したことを特徴とするデータ再生装
置。