JPH04207318A

JPH04207318A - データ再生装置

Info

Publication number: JPH04207318A
Application number: JP2328836A
Authority: JP
Inventors: Shigeru Yamazaki; 茂山崎; Yasuyuki Ito; 伊藤　安幸
Original assignee: Hitachi Ltd; Hitachi Video Engineering Co Ltd
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1992-07-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕本発明はＰ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌ
ｏｏｐ）回路を用いたデータ再生装置に係り、特にディ
ジタル変調された信号を復調する、あるいはクロック再
生を行うに好適なＰＬＬ回路を有するデータ再生装置に
関する。〔従来の技術〕ディジタル信号を記録、あるいは再生する装置において
は、再生時に再生データからクロックの生成を可能とす
るために、ディジタルデータに変調をかけて記録する方
式がとられる。たとえば、ディジタル・オーディオ・テ
ープレコーダ（ＤＡＴ）では８−１０変調が用いられ、
最小反転間隔Ｔに対して、ＩＴ、２Ｔ、３Ｔ、４Ｔパル
スのランダムなデータ列となっている。再生時には、Ｐ
ＬＬ回路によってクロックの再生およびデータ識別を行
い、データを復調する方法が一般的となっている。このＰＬＬ回路については、たとえば特開昭６３−１１
１７２４号公報記載のように位相比較器として排他的論
理和回路（ＦＯＲ）を用いる方法など数多くの回路例が
報告されている。ＰＬＬ回路は、位相比較器によって入力信号と電圧制御
発振器（以下、ｖｃｏと記す）出力信号との位相比較を
行い、その位相差に応じた直流電圧を■ＣＯにフィード
バックして、位相差を一定に保つように動作して、入力
信号から伝送りロックを再生していた。〔発明が解決しようとする課題〕上記従来技術では、電源電圧変動などにより、位相比較
器出力に直流オフセット電圧が生じたり。温度変動によって■ＣＯのフリーラン周波数が変動し、
入力信号と出力クロックの位相関係が理想値よりもずれ
たところで安定してしまうという問題があった。特に、このＰＬＬ回路によって入力信号のデータ識別を
行うデータストローブ回路では、ＰＬＬ回路のキャプチ
ャレンジ、ロックレンジが入力周波数に対して非対称に
なるばかりでなく、再生データのＳ／Ｎ最良点にストロ
ーブクロックが位置しなくなるため、伝送系のエラーレ
ートを悪化させる可能性があった。本発明の目的は、前記した従来技術の問題点を除去し、
位相比較器や■Ｃ○にオフセットを生じてもこれを補償
し、キャプチャレンジずれや位相ずれを無くし、常にＳ
／Ｎ最良点でデータ識別を行うことができるデータ再生
装置を提供することにある。〔課題を解決するための手段〕上記目的を達成するために、請求項１の発明は、第１の
位相比較器と、第１のループフィルタと。ＤＣアンプとｖｃｏからなる第１のＰＬＬ回路における
回路内ｊフｔツＬ・を補償する力めに、基搾１クロック
を分周する第１の分周器ど、Ｖ　ＣＯの出力クロックを
分周する第２の分周器と、第】、第２の分周器出力の位
相比較を行う第２の位相比較器と、第２のループフィル
タからなる第２の１］１゜１、回路を設り、テスト時に
は、第１−のループを遮断して所定の直流型／−Ｅ　’
ｅ　Ｄ　Ｃアンプの第１の端子に供給するとともに、第
２のＰ　Ｌ　Ｌ　［！！］路し゛よって基準タロツクと
Ｖ　ＣＯクロックとを同期させ、テスト終了時には、第
二ノ、のループフィルタをラグリードフィルタからラグ
フィルタに切り換λるどともに、第２の分周器に基準ク
ロックを人力し２て、第２の位相比較器の出力波形がテ
スト時と同一・となるようにし、第２のループフィルタ
の出力信号をＤＣアンプの第２の入力端子に入力し、た
。請求項３の発明は、さらに、テスト時に前記第１のルー
プを遮断するためにＶｃＯ出力に９０ツクトイシバータ
を接続し、た。請求項Ｆ〕の発明は、さらに、第２の位相比較器各カウ
ンタ、Ｌ：　Ｄ　／　Ａ変換器で構成し、テスト終Ｙｌ
ｌ１４には、カウンタをス［・ツブし、ＩＩＩ）　／□
・へ変換器、′４゜力が直ｄＥ電圧どなるようにし、た
。〔作用〕本発明は上記の構成によって、テスト時に第１の１）■
−１１，回路を遮断し１、Ｄ　Ｃ，アンプの→側端子に
は直流電圧を加える。第２のＰ　Ｌ　１．、回路は、基
準タロツクをＮ分周した１１１号とＶ　ＣＯの出カンロ
ックをＮ分周した信号の位相比較な行う。ここで■Ｃ○
のフリーラン周波数が基準クロック周波数に対してずれ
ている場合には、位相誤差信号はある直流オフセットを
有した状態て１１期する。この直流オフセットが■Ｃ○
のフリーランオフｔソトを示すことになる、この時、第
２のＰ　Ｌ　１．、、、回路はフリーランのすれに対し
て広いキャンプチャレンジが必要になる。また、直流オフセラ１へ検出後は第１のＰｌ−５１，Ｉ
ＩＩ路に影響を与えないよ′うに、位相誤差（Ｗ−し

【
−交流成分が存在して−はならないため、ルー・ブフィ
ルタもラグリー・トフィルタから、ラグフィルタに切り
換λる５、ぞして、両分周器に基準クロックを人力″ｔ
、１１は、イの位相関係および直流電圧は保持さ才（る
。また、他の装γどり、で、位相比較器タアップダウシカ
ウンタとＤ／Ａ変換器で構成し、同期時のアップダウン
カウンタのカウント値をラッチしておき、この値をＤ／
’Ａ変換して出力するようにし。だので、テスト終了時には位相比較器の出力４、Ｖ　Ｃ
Ｏ’（７）フリーランずれを示す直流電圧に保持するこ
とができる。〔実施例〕以ド、本発明の−・実施例を第１図により説明する。第
１図において、］は磁気テープ、２は磁気ヘッド、３は
ロータリートランス、４は前置増幅器、５はリミッタ回
路、６は位相比較器、７．８は抵抗、９はコンデンサ、
１０はＤＣアンプ、］１は■（，○、１２はｌｌ−ＦＦ
　（Ｄフリップフロップ）、１３はディジタル信号処理
回路、１・１はデス１一端了、１５、Ｊ６．１７．１８
はアナログスイッタ、　１９．２０はインバータ、２１
は抵抗、２２はコンデンサである。また、２３．２４は
抵抗、２５はコンデンサ、２６はインバータ、２７はゲ
ー！へ回路、２８は基準タロツク発生回路、２９．３０
は分周器、３１は位相比較器である４、磁気ヘッド２に
よって磁気テープ］に記録されたディジタルデータは、
ロータリートランス３を介して、前置増幅器４に送ら九
増幅される。ぞし。で、必要に応じて波形等化された後、リミッタ回路５に
よって１１１１＋、１１　Ｑ　Ｈのディジタルデータに
変換される。この信号とＶＣＯＩＩの出力信号どの位相比較を位相比
較器（：て行い、その位相誤差信号を、抵抗７．８とコ
ンデン９１］で構成するラグリードフィルタに入力し、
帯域制限を行った後に１−）Ｃアンプ１．０の＋側入力
端！−に入力する。Ｄ　Ｃアンプ１ｏの出力はＶＣＯＩ
Ｉに接続され、再生クロッフタ生成する。Ｄ−ＦＦ１２のＤ入力端子には、リミッタ回路！３の出
力が構成され、ＣＫ端子にはＶＣＯＩＩの出力タロツク
が接続されてデータ識別を行う。Ｉ）−ＦＦ１２の出カ
イ１１号およびＶ　Ｃ０１］の出出力タロツク信りはデ
ィジタル信号処理回路１３に送ら右、　１ｌｉＴ期信号
検呂や、誤り訂正処理など所定の動作を行い。システム全体を動作させる。以上が第１のＰＬＬ回路の
構成である。次に、第２のＰＬＬ回路の構成について説明する。第２
のＰＬＬ回路は、テスト端子１４に゛′１″信号が入力
した時に起動する。テスト端子１４が１１１　ｊｊにな
ると、アナログスイッチ１５がオン、アナログスイッチ
１６はインバータ１９の動作によってオフになる。この
ため、ＤＣアンプ１０の＋側入力端子には、ＶＣＯＩＩ
の出力クロックを抵抗２１．コンデンサ２２で構成され
るローパスフィルタによって帯域制限して得られる直流
電圧が加わる。この直流電圧がテスト時のレファレンス
レベルとなる。一方、分周器２９は、基準クロック発生器２８の出力ク
ロックをＮ分周し、分周器３０は、ゲート回路２７を通
ったＶＣＯＩＩの出力クロックをＮ分周する。今、基準クロック発生器２８の出力クロックを。ＶＣＯＩＩのフリーラン周波数と等しく選ぶと、位相比
較器３１の面入力周波数は等しくなり、両信号の位相比
較が行われる。この位相比較器３１の出力信号である位
相誤差信号は、抵抗２３．２４．コンデンサ２５によっ
て構成されるラグリードまたはラグフィルタで帯域制限
された後に、アナログスイッチ１７又は１８を経てＤＣ
アンプ１０の一側端子に入力する。以上により、第２の
ＰＬＬ回路が構成されている。ここで、アナログスイッチ１７はテスト時にオン。アナログスイッチ１８はインバータ２０によって、アク
ティブ時にオンになる。すなわち、テスト時には、ラグ
リードフィルタ、アクティブ時には、ラグフィルタが選
択され、次段のＤＣアンプｌＯに接続される。ここで第２のＰＬＬ回路の動作を第１図、第２図を用い
て説明する。第２図は本発明のデータ再生装置の動作タ
イミング図である。第２図においては、第１図の位相比
較器６，１３として排他的論理和回路（ＦＯＲ）を用い
た場合について示されている。テスト端子１４の入力信号Ｓ、が“′１″になると、前
述したようにアナログスイッチ１５がオンになって、Ｄ
Ｃアンプ１０の＋側入力端子には第２図（ｈ）に示す直
流電圧Ｓ＋が印加される。また、分周器３０には（ｃ）
に示したＶＣＯＩＩの出力信号Ｓｖが入力し、分周器２
９には、（ｂ）に示した基準クロック発生器２８の出力
信号ＳＲが入力してそれぞれ、（ｅ）、（ｄ）に示すｌ
Ｔｖ　ＳＩＲの信号を８力する。５ＢＴｖ　Ｓ１１ｍは位相比較器３１によって位相比較
され、（ｆ）に示した位相誤差信号Ｓφ２を（ｇ）に示
すようにＤＣアンプ１０の一側入力端子に加えて、ＰＬ
Ｌ動作させる。ここで、ＶＣＯＩＩのフリーラン周波数と基準クロック
発生器２８の出力周波数が一致していれば、（ｆ）に示
した位相比較器３１の出力信号Ｓφ２のデユーティは５
０％となるが、ＶＣＯＩＩのフリーランス周波数が温度
、電源電圧などでずれていた場合には、デユーティが５
０％ではない位置で安定する。すなわち、この位相誤差信号Ｓφ２の直流成分がＶＣＯ
ＩＩのフリーラン周波数のずれを表わすことになる。こ
の時、第２のＰＬＬ回路のキャプチャレンジは、予想さ
れるＶＣＯＩＩのフリーラン周波数ずれを上回っておく
必要がある。そのため、アナログスイッチ１７をオン、
アナログスイッチ１８をオフさせておき、抵抗２３．２
４．コンデンサ２５をラグリードフィルタとして動作さ
せ、十分に広いキャプチャレンジを確保している。次に、テスト終了時の動作について述べる。まず、アナ
ログスイッチ１７をオフ、アナログスイッチ１８をオン
させて、抵抗２３．２４、コンデンサ２５でラグフィル
タとする。ループフィルタをラグフィルタにした場合、
キャプチャレンジは狭くなるが、ロックレンジはほぼ同
等であり、ラグリードフィルタで同期させた後にラグフ
ィルタに切り換えてもその周波数がキャプチャレンジ外
であっても同期がはずれることはない。ラグフィルタに切り換えることによってＶＣＯＩＩの制
御電圧はほぼ直流電圧となり、ＶＣＯＩＩの出力クロッ
クのジッタを抑圧している。そしてこのジッタが無くな
った時点でゲート回路２７によって分周ａ３０に入力す
るクロックをＶ　ＣＯｌＪの出力タロツクから、基準タ
ロツク発生器２８の出力クロックに切り換える。そのた
め分周器３０の出力信号は、そのまま継続して出力され
、位相比較器３１の出力信号デユーティもテスト時の状
態が保持される。以上、本発明によれば、ＶＣＯＩＮのフリーラン周波数
のオフセットが補正され、キャプチャレンジの対称性お
よび識別データとストローブクロックの位相関係が常に
理想状態となる効果がある。また、テスト終了後は第２のＰＬＬ、回路は完全な一定
直流電圧となり、メインの第１のＩ）　Ｌ　Ｌ回路の特
性を悪化させることがない。なお、第２図においてテスト終了時にラグリードフィル
タから、ラグフィルタへの切換え、および分周器３０へ
の入力クロックの切換えを同時に行っているが、前述し
たようにフィルタを切り換えた後に、クロックを切り換
えた方が、切り換え時の電圧誤差を少なくすることがで
きる。この遅延１は第２のＰＬＬ回路内の総遅延量以上
に設定す九ばよく、これは基準りＤツク発生ｓ２δの出
力クロックをカウントすれば容易に実現できる。第３図は本発明の第２実施例を示すブロック図である。第３図において、第１図と同一部品には同一の符号が付
されている。３２は排他的論理和回ｇ　（ＥＯＲ）、３３はコンデン
サ、３４はエツジ検出回路、３５は○Ｒゲート、３６は
アナログスイッチ、３７はコンデンサ、３Ｂはバッファ
、３９．４０はＤ−ＦＦ、４１はインバータ、４２はク
ロックドインバータ、４３はインバータ、４４はコンデ
ンサ、４５．４６は抵抗、４７はコンデンサである。第３図の回路構成が第１図と異なっている点は、次の点
である。（１）位相比較器６として、アナログスイッチ３６とコ
ンデンサ３７で構成されるサンプルホールド回路とし、
ホールト局の電荷放電を防止するために高入力インピー
ダンスのバッファ３８を接続した。（２）ＶＣ○】】を伝送りロックの２倍で発振させ、（
の出力信号をＤ−ＦＦ３９で２分周し、さらにこの出力
をＤ　−Ｆ　Ｆ２Ｏのデータ入力端子に入力する。また
、ＶＣＯＩＩの出力信号を、インバータ４１で反転して
、Ｄ−ＦＦ４０のＧＫ端子に接続することによって、Ｄ
−ＦＦ３９の出力クロックに対してｓ／２位相遅れのク
ロックを生成する。そして。このクロックをＤ−ＦＦ１２のデータ識別用クロックと
して使用する。（３）第１のＰＬＬ回路の位相比較信号として。コンデンサ４４、抵抗４５．４６、コンデンサ４７およ
びインバータ４３で構成される積分回路にＤ−ＦＦ３９
の出力クロックを入力して得られる擬似三角波を用いて
いる。（４）テスト時にクロックドインバータ４２をオフにし
て出力をフローティングにし、インバータ４３の出力を
直流電圧とし、またＯＲゲート３５をオンにして次段に
この直流電圧を供給する。（５）第２のＰＬＬ回路のラグリードフィルタにコンデ
ンサ３３を付加した。なお、基本的な第１　ＰＬＬ回路、第２ＰＬＬ回斃の動
作は、全く第１図と同様である。第４図は第３図に示した実施例が同期状態にある場合の
動作タイミング図である。エツジ検出回路３４は入力信号Ｓｉをτだけ遅延させ遅
延信号Ｓτを生成し、この両信号の排他的論理和をとっ
てエツジ信号Ｓｅを生成する。また、ＶＣＯＩＩの出力
信号をＤ−ＦＦ３９によって分周し、（ｄ）の信号およ
びＤ−ＦＦ４０によって（ｆ）の信号を生成する。（ｄ
）の信号をインバータ４３で構成される積分回路に入力
して（ｅ）の擬似三角波を得る０次に、この三角波が入
力するアナログスイッチ７をエツジ信号Ｓｅでオン、オ
フして（ｇ）に示した位相誤差信号を得る。この時、遅
延信号８丁のＳ／Ｎ最良点に（ｆ）のクロック信号の立
ち上がりが位置することになり、Ｄ−ＦＦ１２でデータ
識別を安定的に行うことができるやまた、テスト時には
、クロックドインバータ４２がオフ状態となり、インバ
ータ４３の出力は直流電圧となる。これは、単にＤ−Ｆ
Ｆ３９の分周動作を停止させるとその出力はパ１″が′
Ｏ′°となり、コンデンサ４４．抵抗４５の時定数でイ
ンバータ４３の出力が安定するまで時間を要するのを低
減するためである。オアゲート３５の出力は１”である
から、アナログスイッチ３６は常時オンとなり、インバ
ータ４３の出力直流電圧を次段に送る構成となっている
。第２のＰＬＬ回路のラグリードフィルタにコンデンサ３
３が接続されているのは、ラグリードフィルタに入力す
る信号振幅を下げ、ラグリードからラグフィルタに切り
換えた時の整定時間を短縮するためである。本発明をたとえばＤＡＴに適用するならば、ＶＣｏｉｌ
のフリーラン周波数を１８．８１６Ｍ　Ｈｚ−基準クロ
ック発生器２８を９，４０８Ｍ　Ｈｚに選べばよい。また、分周器２９．３０はクロック切り換え時のオフセ
ットを１クロツクとし、フリーラン自動詞１１誤差を０
．５％程度におさえるためには、８ビツト（２５６分周
）カウンタであればよい。第５図は、本発明によるデータ再生装置に用いるバッフ
ァの他の実施例を示す。第５図において、第３図と同一部品は同一の符号で示し
、４８．４９は定電流源、　５０はＰチャンネルＦＥＴ
、５１はＮチャンネルＦＥＴである。定電流源４８．ＰチャンネルＦＥＴ５０．定電流源４９
、ＮチャンネルＦＥＴ５１はそれぞれソースフォロア回
路を構成しており、本回路構成によって第１のＰＬＬ回
路の回路内遅延を最少にできることから、広いキャプチ
ャレンジを得ることができる９定電流源４８．４９は抵
抗素子であってもよく、本回路は０ＭＯ３ＩＣに適して
いる。第６図は本発明のデータ再生装置に用いる位相比較器の
他の実施例を示す。第６図において、５２はアナログスイッチ、５３はコン
デンサ、５４はインバータである。本実施例は第４図（ｇ）に示したサンプル期間に発生す
るＤＣオフセント分を補償するものであり、第１のアナ
ログスイッチ３６と第２のアナログスイッチ５２をイン
バータ５４によって交互に動作させ、ＮチャンネルＦＥ
Ｔ５１の出力を一定電圧としている。この結果、直流オ
フセットによる定常位相誤差の発生を防止することがで
きる。第７図は本発明のデータ再生装置に用いる位相比較器の
他の実施例を示す。第７図において、５５はｎ　ｐ　ｎ
　トランジスタである。回路動作は第６図の実施例とまったく同じである。この構成にすることにより、ＰチャンネルＦＥＴ５０の
ゲート−ソース電圧と、ｎｐｎトランジスタ５５のベー
ス−エミッタ電圧の温度特性の違いを利用し、■Ｃ○１
１の温度補償を行うことができる。これは、ＣＭＯ５構造のＶＣｏｉｌの発振周波数が一般
的に負の温度係数を持つことを利用している。このｎｐｎトランジスタ５５は、エミッタフォロア回路
であるので、ＣＭＯＳプロセスで容易に実現することが
できる。また、本構成にするとアナログスイッチ５２のホールト
期間にコンデンサ５３の電荷がｎ　ｐ　ｎ　ｌ〜ランジ
スタ５５のベース電流によって放電するか、サンプル期
間に対してホールド期間が非常に短いので問題とはなら
ない。第８図は本発明によるデータ再生装置の他の実施例を示
すブロック図である。第８図において、５６．５７はＡＮＤ、５８□〜５８．
は排他的論理和回路（ＦＯＲ）、５９はラッチ回路、６
０はＤ／Ａ変換器である。分周器３０は第３図に示した
実施例と同じく８ビツト、分周器２９は９ビツトとなっ
ている。テスト時には、テスト端子１４を１１１　Ｐ＋としてＡ
ＮＤ５６．５７をアクティブとする。分周器３０はＶＣ
ｏｉｌの出力クロックＳｖを２５６分周し、分周器２９
は基準クロック発生器２８の出力クロックＳＲをカウン
トする。この時、分周器２９は、排他的論理和回路（Ｆ
ＯＲ）５８１〜５８８により、０→２５５→Ｏのように
アップダウンカウンタとして動作する。このカウント値
をラッチ回路５９にラッチするが、このラッチタイミン
グは分周器３０のＭＳＢで行う。ラッチされた８ビツトデータは、Ｄ／Ａ変換器６０に送
られ、この出力直流電圧が位相誤差信号となり、抵抗２
３．２４．コンデンサ２５よりなるラグリードフィルタ
を経てＤＣアンプ１０の一入力端子に入力する。以上の
構成で第２のＰＬＬ回路となり５Ｖ　Ｃ：　Ｏ＋　１の
ノ１シーラン周波数が補正される。１ヲスト終了Ｅ寺Ｌ
、−は、Ａへ丁〕５６．５７によって■（゛（月１の出
ム゛りＬソ′）Ｓ、および基ｆＰｆノロツク発牛器２８
の出力クロツクＳ、かゲートさ才Ｌ、動作がストップす
る。ラッチ回路り９には、デス１〜時の最後のカウント
値が保持され、Ｄ／Ａ変換器６０はこの値に対応する直
流電圧を出力する。第９図は第８図に示しまた実施例の動作タイミング図で
ある。分周器：！９のｔ位８ビットは（ａ）に示すよう
にアップダウンカウントしでおり、（ａ）に示し、た分
周器３０の出力クロフクでラッチさ才ｔ、る３、このカ
ラン［〜値が位相誤差信号であり、Ｉ）　／　ｒへ変換
器６０はこの値を電圧に変換し５て、ＤＣアンプＩＯ。Ｖ　ＣＯ２】を動作させる。第９図は、Ｐ　１．、、、１．、、回路かロックしてい
る場合であり、位相が遅オＡた場合には止の電バー′を
、ポ人た場合１．二は負の電圧を出力するように肋イ１
さセＳいる、１以上の構成に４ることで、ナス１〜終」２時にラフリー
トフィルタからランフィルタに切り換える必要かなく、
安定なツリーラン袖ｉ）−用の直流型、１を得２〕こと
ができる。なお、本発明の自動フリーラン補正回路を使用しない場
合には、たとえば第１Ｌ！１に示し、た抵抗；コ１゜コ
ンデンサ２２よりなるローパスフィルタの出力色Ｉ）　
ＣアンプＩＯの一側入力端子に接続し、テスト時（テス
ト端子１４が′１゛の状態）１．：Ｖ（じ０］）のフリ
ー　ラン調整を行うようにずＪｌ、ばよい。〔発明の効果〕本発明は、以上説明しまたような構成をイｊし、ている
ので、」メ下のような効果な奏することができる。Ｐ　Ｉ、　Ｌ回路内の直流電圧およびノリーランオフセ
ットを自動調整し１、キャプチャ１／シジの対稙、性お
よび識別データどス１〜ローブタロツクの位相関係が當
に理想状態となる。また、この自動補正によるメインルー・ブ／＼の悪影響
は皆無である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すノロツク図、第２図は
第１図の動作タイミング図、第３図は本発明の第２′人
施例をｌ；Ｉ−１すブロック図、第４図は第：（区の動
作タイミング図、第５図は本発明に用いるバッファの一
回路例を示す回路図、第６図、第７図は本発明に用いる
位相比較器の一回路例を示す回路図、第８図は本発明の
他の実施例を丞すプロノン図、第９図は第８図の動作タ
イミング図である。６・位相比較器、Ｎｏ−ＤＣアンプ、１．１　　■Ｃ○
、１２−　Ｄ−Ｆ　Ｔ・”、１３　　ディジタル信号処
理回路、１４テスト端子、２９．３０・分周器、２８　
　基準タロツク発／ＪＥ器、３１　　位相比較器、３６
．５２　　アナログスイッヂ、；３７．５３・コンデン
サ、５９・ラッチ回路、６０−　Ｉ）　／　／＼変換器
。

Claims

【特許請求の範囲】１、電流または電圧制御発振器と、ディジタル入力信号
からディジタル信号を検出するディジタル信号検出手段
と、該検出されたディジタル信号と前記制御発振器の出
力であるクロック信号とを入力され、両信号間の位相比
較を行いその誤差出力を前記制御発振器に入力する第１
の位相比較器とからなり、前記クロック信号を前記検出
ディジタル信号に位相ロックして出力する第１のＰＬＬ
回路と、該第１のＰＬＬ回路からの前記出力クロック信
号と前記検出ディジタル信号を入力されて、該受信ディ
ジタル信号からデータを再生する再生手段とを備えたデ
ータ再生装置において、基準信号発生器と、該基準信号発生器の出力クロックを
分周する第１の分周器と、前記制御発振器の出力もしく
は前記基準信号発生器の出力クロックを分周する第２の
分周器と、該第２の分周器の入力を、前記制御発振器と
前記基準信号発生器とのいずれかに切り換える第１の切
り換え回路と、前記第１、第２の分周器の出力の位相比
較を行う第２の位相比較器と、該第２の位相比較器の出
力の高域成分をしゃ断する低域通過フィルタと、該低域
通過フィルタをラグリードフィルタとラグフィルタに切
り換える第２の切り換え回路と、該低域通過フィルタの
出力を前記第１のＰＬＬ回路に加算する加算器とからな
る第２のＰＬＬ回路を設けたことを特徴とするデータ再
生装置。２、請求項１記載のデータ再生装置において、第１の切
り換え回路を、データ再生中は基準信号発生器側に、そ
れ以外の場合は制御発振器側に切り換え、第２の切り換
え回路は、データ再生中は、ラグフィルタ側に、それ以
外の場合はラグリードフィルタ側に切り換えることを特
徴とするデータ再生装置。３、請求項１記載のデータ再生装置において、前記第１
の位相比較器が、アナログスイッチとコンデンサおよび
高入力インピーダンスバッファで構成されるサンプルホ
ールド回路により構成され、前記制御発振器の出力にク
ロックドインバータバッファを接続し、該クロックドイ
ンバータの出力に低域通過回路を接続して得られる三角
波信号を前記サンプルホールド回路に入力するとともに
、データ再生中はクロックドインバータの出力を阻止す
るようにしたことを特徴とするデータ再生装置。４、請求項３のデータ再生装置において、該高入力イン
ピーダンスバッファがＦＥＴリースフォロア回路である
ことを特徴とするデータ再生装置。５、請求項１記載のデータ再生装置において、該基準信
号発生器と、該基準信号発生器の出力クロックで動作す
る第１の分周器を含むアップダウンカウンタと、該アッ
プダウンカウンタのカウント値をラッチするラッチ回路
と、該ラッチ回路のデータを電圧に変換するＤ／Ａ変換
器と、該Ｄ／Ａ変換器の出力の高域成分をしゃ断するラ
グリードフィルタを備え、非データ再生時に前記制御発
振器の出力であるクロック信号を分周する第２の分周器
の出力クロックで、該ラッチ回路を動作させ、データ再
生時には、該第１、第２の分周器の入力をしゃ断するゲ
ート回路を設けたことを特徴とするデータ再生装置。