JPH08147895A - ディスク記録再生装置のデータ再生装置 - Google Patents

Abstract

(57)【要約】 【目的】同期パルス生成回路を使用したデータ再生装置
において、同期パルス生成回路の入力であるリードデー
タとクロックとの初期位相差を圧縮するようにして、ロ
ックイン・レンジを減少させることなく、かつ位相引込
みのためのＳＹＮＣデータエリアを最小限に抑制するこ
とにある。 【構成】Ｅ／Ｌ検出回路２１はリードデータＲＤとリー
ド同期パルスＲＶＣとの正又は負の初期位相差を検出す
る。第２のチャージポンプ回路２３は、初期位相差に応
じた補正電流ＣＣを作成し、その補正電流を初期位相差
を段階的に圧縮するためにＶＣＯ１６の周波数制御電流
として直接入力する。これにより、同期パルス生成回路
のロックイン・レンジを減少させることなく、ＳＹＮＣ
データエリアを最小限に抑制した状態で位相引き込みを
確実に行なうことが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば磁気ディスク装
置等のディスク記録再生装置において、ディスク上の記
録データをリードデータに再生するデータ再生装置に関
し、特にそのデータ再生装置に使用される同期パルス生
成回路（ＰＬＬ回路）に関する。

【０００２】

【従来の技術】従来、例えばハードディスク装置（ＨＤ
Ｄ）等のディスク記録再生装置には、ヘッドによりディ
スクから読出されたリード信号を、２値化したリードデ
ータに変換して記録データを再生するデータ再生装置が
設けられている。

【０００３】２値化したリードデータには、ディスクを
回転させるスピンドルモータの回転変動やＨＤＤの機構
に関係するノイズ等によるジッタ成分（変動成分）が含
まれている。このため、２値化したリードデータはディ
スクに記録するときの周波数と必ずしも一致しない場合
がある。

【０００４】そこで、ＨＤＤ等のデータ再生装置には、
前記のような変動成分を含むリードデータから正確なタ
イミングにより、記録データを復調するために、同期パ
ルス生成回路が設けられている。同期パルス生成回路は
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路か
らなる。

【０００５】同期パルス生成回路（リード位相同期回
路）は、図１０に示すように、パルス列からなるリード
データＲＤの位相を遅延させるディレイ（遅延）回路
１、第１の位相比較回路２、第２の位相比較回路３、チ
ャージポンプ回路４、ループフィルタ５および電圧制御
発振回路（ＶＣＯ）６を有する。

【０００６】第２の位相比較回路３は、図１１（Ａ）に
示すように、フリップフロップＦＦ３，ＦＦ４およびア
ンド（ＡＮＤ）回路１１ａ〜１１ｃを有する。第２の位
相比較回路３は、位相引込みスタート信号としてリード
・ゲートＲＧが入力されるまで、ＶＣＯ６からのリード
ＶＣＯクロック（リード同期クロック）ＲＶＣとライト
ＶＣＯクロック（ライト同期クロック）ＷＶＣとの周波
数／位相比較を行なう。

【０００７】ライト同期クロックＷＶＣは、ライトデー
タを変調データに変調してヘッドに供給するときのタイ
ミングクロックである。変調データは、通常では１−７
ＲＬＬコードである。

【０００８】第２の位相比較回路３により、リード同期
クロックＲＶＣとライト同期クロックＷＶＣとは同期し
ている。第２の位相比較回路３は、図１１（Ｂ）に示す
ようなタイミングで、チャージポンプ回路４のチャージ
信号ＣＰＣ１またはディスチャージ信号ＣＰＤ１を出力
する。第２の位相比較回路３は、ゼロ位相スタート回路
７からの位相比較ストップ信号ＰＳＯ２により比較動作
を停止する。

【０００９】ここで、最近のＨＤＤでは、ディスクの内
外周で記録線密度を変化させて、ゾーン（トラック群の
分割単位）毎の記録面密度をほぼ一定にするＣＤＲ（ｃ
ｏｎｓｔａｎｔ ｄｅｎｓｉｔｙ ｒｅｃｏｒｄｉｎ
ｇ）方式のディスクフォーマットが注目されている。こ
のＣＤＲ方式では、ライト同期クロックの発振周波数が
各ゾーン毎に設定されている。各ゾーン番号は、サーボ
エリアに記録されているサーボデータの中のシリンダコ
ードにより判別される。ＨＤＤのディスクドライブを制
御するＣＰＵは、シリンダコードにより各ゾーン番号を
判別し、内部パラメータを設定・変更することにより、
各ゾーン毎のライト同期クロックの発振周波数を設定し
ている。

【００１０】即ち、ＣＤＲ方式では、ディスクからデー
タを再生する場合に、ゾーン毎にデータ転送レートを変
化させるため、同期クロック生成回路の出力クロック
（リード同期クロック）の中心周波数を切換える制御が
必要である。このようなＣＤＲ方式のＨＤＤでは、同期
クロック生成回路には、位相引込みのためのＳＹＮＣデ
ータエリアを最小限に抑制し、かつ安定に引込みを完了
させるためにゼロ位相スタート回路７が設けられてい
る。

【００１１】ゼロ位相スタート回路７は、図１２（Ａ）
に示すように、フリップフロップＦＦ１，ＦＦ２および
アンド回路１２ａを有する。ゼロ位相スタート回路７
は、図１２（Ｂ）に示すように、リードゲートＲＧが入
力されると、位相比較ストップ信号ＰＳＯ２を出力して
第２の位相比較回路３の動作を停止し、リード同期クロ
ックＲＶＣの出力を一時的に停止する。さらに、ゼロ位
相スタート回路７は、次のリードデータＲＤのエッジに
同期させて、位相比較スタート信号ＰＳＡ１を第１の位
相比較回路２に出力して、リード同期クロックＲＶＣの
出力を再スタートさせる（ゼロ位相スタート）。

【００１２】したがって、リードゲートＲＧの入力に応
じて、第２の位相比較回路３から第１の位相比較回路２
の比較動作に切換えられて、リードデータＲＤとリード
同期クロックＲＶＣとの位相比較が開始されて、位相引
込みモードがスタートすることになる。

【００１３】第１の位相比較回路２は、図１３（Ａ）に
示すように、フリップフロップＦＦ５，ＦＦ６およびア
ンド回路１３ａ〜１３ｃを有する。第１の位相比較回路
２は、図１３（Ｂ）に示すようなタイミングで、ゼロ位
相スタート回路７からの位相比較スタート信号ＰＳＡ１
の入力に応じて、リードデータＲＤとリード同期クロッ
クＲＶＣとの位相比較をスタートし、チャージポンプ回
路４のチャージ信号ＣＰＣ１またはディスチャージ信号
ＣＰＤ１を出力する。

【００１４】要するに、ゼロ位相スタート回路７は、任
意のタイミングで入力されているリードデータＲＤに対
して、リード同期クロックＲＶＣのスタート位相をゼロ
に合わせることにより、安定した引込み時間を確保し、
不要なＳＹＮＣデータエリアをフォーマット内に確保し
ないようにしている。

【００１５】チャージポンプ回路４とループフィルタ５
は、図１４（Ａ）に示すように接続されており、いわば
第１の位相比較回路２または第２の位相比較回路３の出
力位相差を電流に変換し、かつその電流を電圧ＬＦＶに
変換するための回路である。

【００１６】チャージポンプ回路４は、チャージ電流源
１４ａ、ディスチャージ電流源１４ｂ、およびスイッチ
回路１４ｃ，１４ｄを有する。チャージポンプ回路４
は、第１の位相比較回路２または第２の位相比較回路３
から出力された位相比較の結果であるチャージ信号ＣＰ
Ｃ１またはディスチャージ信号ＣＰＤ１に応じて、スイ
ッチ回路１４ｃ，１４ｄの動作により、チャージ電流源
１４ａとディスチャージ電流源１４ｂがオン／オフす
る。

【００１７】ループフィルタ５は、抵抗Ｒ１とコンデン
サＣ１，Ｃ２からなる積分型フィルタである。ループフ
ィルタ５は、チャージポンプ回路４からのチャージ／デ
ィスチャージ電流を平滑し、電圧ＬＦＶに変換して出力
する。この出力電圧ＬＦＶは、図１４（Ｂ）に示すよう
に、チャージ電流が多い時（チャージ信号ＣＰＣ１がア
クティブで、チャージ期間が長い時）にレベルが上が
り、ディスチャージ電流が多い時（ディスチャージ信号
ＣＰＤ１がアクティブで、ディスチャージ期間が長い
時）にレベルが下がる。

【００１８】ＶＣＯ６は、図１５（Ａ）に示すように、
抵抗Ｒ２，Ｒ３，ＲＥ１，ＲＥ２、ダイオードＤ１，Ｄ
２、トランジスタＱ１〜Ｑ４、コンデンサＣ３、スイッ
チ回路１５ｂおよびレベルシフト回路１５ａを有する回
路からなる。

【００１９】このＶＣＯ６の動作は、図１５（Ｂ）のタ
イミングチャートに示すように、ループフィルタ５の出
力電圧ＬＦＶに応じて、リード同期クロックＲＶＣを生
成する。ＶＣＯ６のスイッチ回路１５ｂは、図１２に示
すように、ゼロ位相スタート回路７から出力されたゼロ
位相スタート信号ＺＳに応じてオンする。

【００２０】即ち、ＶＣＯ６では、図１５（Ａ），
（Ｂ）に示すように、ループフィルタ５の出力電圧ＬＦ
ＶはトランジスタＱ３，Ｑ４のベースに与えられ、それ
ぞれのベース・エミッタ間電圧ＶＦ及びエミッタ抵抗Ｒ
Ｅ１，ＲＥ２を介してコンデンサＣ３の充放電電流Ｉo
1，Ｉo2となる。

【００２１】いま仮に、トランジスタＱ１がオフし、ダ
イオードＤ１がオフして順方向電流が流れていないもの
と想定する。オン状態のトランジスタのベース・エミッ
タ間電圧及びダイオードの順方向電圧をＶＦとすると、
ダイオードＤ２がオンで、トランジスタＱ１がオフであ
れば、コンデンサＣ３の端子電位Ｖａは「Ｖcc−ＶＦ」
となる。また、ダイオードＤ１がオフで、トランジスタ
Ｑ２がオンであれば、コンデンサＣ３の端子電位Ｖｂも
「Ｖcc−ＶＦ」となる。

【００２２】トランジスタＱ１がオフで、トランジスタ
Ｑ３はオンであるため、コンデンサＣ３が放電状態とな
り、電流Ｉo1が流れて端子電位Ｖａは「Ｖcc−２ＶＦ」
まで低下する。この端子電位ＶａがＶａ−Ｖｂ間の電位
差ＣＶがＶＦになるまで低下したときに、トランジスタ
Ｑ１がオンし、ダイオードＤ１もＯＮする。

【００２３】ここで、コンデンサＣ３の電荷は急激に変
化しないため、トランジスタＱ１がオンした瞬間では、
端子電位Ｖｂは「Ｖcc−ＶＦ」のレベルが維持される。
したがって、トランジスタＱ２のベース・エミッタ間電
圧がつぶれてオフし、続いてダイオードＤ２もオフとな
る。

【００２４】端子電位Ｖａが「Ｖcc−２ＶＦ」まで低下
したときに、コンデンサＣ３の電荷（Ｖａ−Ｖｂ間の電
位差ＶＦ分）を保持しているので、ダイオードＤ２がオ
フすると、端子電位Ｖａは「Ｖcc−ＶＦ」となり、また
端子電位ＶｂはＶccとなる。

【００２５】一方、トランジスタＱ２がオフで、トラン
ジスタＱ４はオンであるため、コンデンサＣ３が放電状
態となり、電流Ｉo2が流れて端子電位Ｖｂは「Ｖcc−２
ＶＦ」まで低下する。

【００２６】このようなサイクルが繰り返すことによ
り、ＶＣＯ６は発振する。このサイクルはリード同期ク
ロックＲＶＣの１／２周期に相当し、発振周期をＴとす
ると、Ｔ／２＝Ｑ／Ｉo ＝ＣΔＶ／Ｉo ＝Ｃ×２ＶＦ／
｛（Ｖ_LPF −ＶＦ）×ＲＥ｝ととなる。但し、Ｖ_LPF は
ループフィルタ５の出力電圧とする。

【００２７】よって、ＶＣＯ６の発振周波数はループフ
ィルタ５の出力電圧に比例して決定される。チャージポ
ンプ回路４は、リード同期クロックＲＶＣの周波数がリ
ードデータより遅いときはチャージし、早いときはディ
スチャージする構成となっている。

【００２８】図１５（Ｂ）に示すように、ＶＣＯ６の出
力であるリード同期クロックＲＶＣの立ち上がりは、Ｖ
ａの電位がＶccになった時である。そこで、ゼロ位相ス
タート回路７は、Ｖａの電位がＶccになった瞬間にＶＣ
Ｏ６の発振動作を一旦止める。そして、Ｖccとなったリ
ードデータの立ち上がりエッジがきた瞬間に、リード同
期クロックＲＶＣの立ち上がりから再スタートさせるこ
とになる。

【００２９】原理としては、図１５（Ａ）に示すスイッ
チ回路１５ｂを一旦オンして、次のリードデータのエッ
ジにより再度オフさせることにより可能となる。さら
に、ゼロ位相スタート時に、第１の位相比較回路２に入
力されるリード同期クロックＲＶＣは、第１の位相比較
回路２、チャージポンプ回路４、ループフィルタ５、Ｖ
ＣＯ６を介している。これに対して、リードデータＲＤ
が第１の位相比較回路２に直接入力されると、回路遅延
誤差が著しくなる。この回路遅延誤差はＰＬＬ回路のロ
ックイン・レンジを減少させ、誤動作の原因になる。そ
こで、図１０に示すように、リードデータＲＤの位相を
遅延させるディレイ回路１を設けることにより、前記の
遅延誤差を解消する手法が採用されている。

【００３０】

【発明が解決しようとする課題】従来のＣＤＲ方式のＨ
ＤＤ等のディスク記録再生装置では、ゼロ位相スタート
回路７とディレイ回路１とが設けられた同期パルス生成
回路が使用されている。ディレイ回路１は通常では、図
１６（Ａ）に示すように、多段バッファを構成する半導
体ディレイ回路からなるため、製造誤差等により特性の
ばらつきが大きいものが多い。このため、リード同期ク
ロックＲＶＣとリードデータＲＤとの遅延量が必ずしも
一致しない。

【００３１】このような遅延調整誤差は、データの転送
レート（転送速度）が低い場合には、それほど問題とな
らず、無視できる範囲の場合が多い。しかし、高い転送
レートの場合には、誤差の絶対値が発振クロック（リー
ド同期クロックＲＶＣ）の周期に影響する。遅延調整誤
差は、通常では転送レートに関係なく一定である。

【００３２】このため、図１６（Ｂ）に示す低い転送レ
ートの場合と比較して、同図（Ｃ）に示す高い転送レー
トの場合には、スタート位相誤差が異なる現象が発生
し、ロックイン・レンジが減少するような事態となる。

【００３３】本発明の目的は、同期パルス生成回路を使
用したデータ再生装置において、同期パルス生成回路の
入力であるリードデータとクロックとの初期位相差を圧
縮するようにして、ロックイン・レンジを減少させるこ
となく、かつ位相引込みのためのＳＹＮＣデータエリア
を最小限に抑制することにある。

【００３４】

【課題を解決するための手段】本発明は、ＰＬＬ回路か
らなる同期パルス生成回路を有するディスク記録再生装
置のデータ再生装置において、リードデータパルスにリ
ード同期パルスのスタート位相をゼロに合わせるための
ゼロ位相スタート手段、リードデータパルスとリード同
期パルスとのスタート位相差の正負を検出するためのス
タート位相差検出手段、およびリードデータパルスとリ
ード同期パルスとの初期位相差を段階的に圧縮するよう
に補正する補正手段を備えた装置である。

【００３５】

【作用】本発明では、スタート位相差検出手段はリード
データとリード同期パルスとの正又は負の初期位相差を
検出する。補正手段は、検出された初期位相差に応じた
補正電流を作成し、その補正電流を初期位相差を段階的
に圧縮するためにＶＣＯの周波数制御電流として直接入
力する。これにより、同期パルス生成回路のロックイン
・レンジを減少させることなく、ＳＹＮＣデータエリア
を最小限に抑制した状態で位相引き込みを確実に行なう
ことが可能となる。

【００３６】

【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は第１の実施例に係わる同期パルス生成回路の
構成を示すブロック図、図２は同実施例に係わるＨＤＤ
の要部を示すブロック図、図３は同実施例に係わるＶＣ
Ｏ１６の構成を示すブロック図、図５は同実施例に係わ
る第３の位相比較回路２０とＥ／Ｌ回路２１の構成を示
すブロック図、図６は同実施例に係わる第２のチャージ
ポンプ回路２３の構成を示すブロック図である。 （ＨＤＤの構成）本発明の実施例では、ディスク記録再
生装置としてＨＤＤを想定し、このＨＤＤのデータ再生
回路（リード／ライト回路に含まれる）に使用される同
期パルス生成回路（ＰＬＬ回路）４３の構成に特徴があ
る。

【００３７】ＨＤＤは、図２に示すように、大別してヘ
ッド駆動系とデータ記録／再生系の各構成要素を有す
る。ヘッド駆動系は、ヘッド３０を搭載したヘッドアク
チュエータ３５およびその駆動源であるボイスコイルモ
ータ（ＶＣＭ）３５ａを有する。ヘッドアクチュエータ
３５は、ＶＣＭ３５ａの駆動力によりディスク３１の半
径方向にヘッド３０を移動させる。ＶＣＭ３５ａは、Ｖ
ＣＭコントローラ３７により制御されるＶＣＭドライバ
３６から駆動電流が供給される。

【００３８】ディスク３１はスピンドルモータ３２によ
り高速回転運動している。スピンドルモータ３２は、モ
ータコントローラ３４により制御されるモータドライバ
３３から駆動電流が供給される。

【００３９】データ記録／再生系はリード／ライト回路
を構成するデータ記録回路とデータ再生回路からなる。
データ記録回路は、インターフェース４９から出力され
るライトデータ（ＮＲＺ符号列）ＷＤをＲＬＬ（Ｒｕｎ
Ｌｅｎｇｔｈ Ｌｉｍｉｔｅｄ）コードのライトデー
タに変調するためのエンコーダ４６とライトデータに応
じた書込み電流をヘッド３０に供給するためのリード／
ライト（Ｒ／Ｗ）アンプ３８を有する。

【００４０】インターフェース４９は、ＨＤＤとホスト
コンピュータ間のデータ転送や各種インターフェース信
号の交換を制御するための回路である。エンコーダ４６
はライト同期回路４４からのライト同期クロック（ライ
トＶＣＯクロック）ＷＶＣに同期して動作し、ライトゲ
ートＷＧの期間にＲＬＬコードのライトデータに変換す
る処理を実行する。

【００４１】Ｒ／Ｗアンプ３８はデータ再生回路のヘッ
ドアンプを兼ねている。データ再生回路は、リード信号
を一定レベルに維持するためのＡＧＣアンプと高周波の
ノイズを除去するためのローパスフィルタ（ＬＰＦ）以
外に、リードパルス生成回路３９、同期パルス生成回路
（ＰＬＬ回路）４３およびデコーダ４５を有する。

【００４２】リードパルス生成回路３９は、ＬＰＦから
出力されたリード信号からリードパルスＲＰ（リードデ
ータＲＤを意味する）を生成するための２値化回路を有
する。デコーダ４５は、リードパルスＲＰからＮＲＺ符
号列の再生データを復調する回路である。

【００４３】さらに、ＨＤＤにはデータ再生回路を利用
して、ディスク３１に予め記録されたサーボデータを再
生し、このサーボデータに基づいてヘッド３０を目標ト
ラックに位置決めするためのサーボ系が設けられてい
る。

【００４４】サーボ系は、サーボ復調回路４０、Ａ／Ｄ
変換回路４１、サーボコントローラ４２およびＣＰＵ４
８からなる。ＣＰＵ４８は、ＨＤＤの各構成要素を制御
するための制御回路であり、サーボ系の処理の一部を実
行している。サーボコントローラ４２には、発振回路４
７からサーボクロックが供給されている。また、ＣＰＵ
４８には発振回路４７からＣＰＵクロックが供給されて
いる。発振回路４７は、ライト同期回路４４にリード・
リファレンスクロック（ＲＲＣ）を供給している。

【００４５】サーボコントローラ４２は、リードパルス
生成回路１２から出力されたリードパルスＲＰからアド
レスコードＡＣを抽出し、ヘッド１が位置しているトラ
ック（シリンダ）を認識する。アドレスコードＡＣは、
通常ではグレイコード等の２値化データによりディスク
３０のサーボエリアに記録されている。

【００４６】サーボ復調回路４０は通常では、全波整流
回路やサンプル・ホールド回路を有し、リード信号から
バーストデータを復調するための回路である。バースト
データは、ヘッド３０を目標トラックの中心に位置決め
するときの位置誤差情報を算出するための例えば４相の
データからなる。

【００４７】Ａ／Ｄ変換回路４１は、サーボ復調回路４
０により復調されたバーストデータの各振幅値を位置情
報にコード化し、サーボコントローラ４２に出力する。
サーボコントローラ４２は位置情報を使用して、ヘッド
３０の位置誤差情報を算出してＣＰＵ４８に出力する。 （同期パルス生成回路４３の構成）前記のように、同実
施例の同期パルス生成回路４３はデータ再生回路の構成
要素である。この同期パルス生成回路４３は、図１に示
すように、従来の同期パルス生成回路（図１０を参照）
に、第３の位相比較回路２０、Ｅ／Ｌ回路２１、リード
データカウンタ２２、第２のチャージポンプ回路２３、
スイッチ回路２４〜２６およびインバータ２７を追加し
た構成の回路である。

【００４８】第３の位相比較回路２０は、初期の位相補
正量を検出するための比較回路であり、図５に示すよう
に、フリップフロップ２０ａ，２０ｂ、アンド回路２０
ｃ〜２０ｆおよびノア（ＮＯＲ）回路２０ｇを有する。
Ｅ／Ｌ回路２１は、位相差の正負を検出するためのｅａ
ｒｌｙ／ｌａｔｅ検出回路であり、図５に示すように、
フリップフロップからなる。Ｅ／Ｌ回路２１は、リード
同期クロックＲＶＣのエッジがリードデータＲＤのエッ
ジより早い場合（ｅａｒｌｙ）には“Ｈ”のＥ／Ｌ信号
を出力し、遅い場合（ｌａｔｅ）には“Ｌ”のＥ／Ｌ信
号を出力する。

【００４９】リードデータカウンタ２２は、第３の位相
比較回路２０がイネーブルになってからカウントを開始
し、リードデータＲＤのパルス数のカウント値を第２の
チャージポンプ回路２３に出力する。

【００５０】第２のチャージポンプ回路２３は、図６に
示すように、Ｅ／Ｌ検出回路２３ａ、レート（ｌａｔ
ｅ）サンプルホールド回路２３ｂ、アーリー（ｅａｒｌ
ｙ）サンプルホールド回路２３ｃ、ゲインコントロール
回路２３ｄ、排他的論理和（ＥＸ−オア）回路２３ｅ、
可変ゲインアンプ（ＶＧＡ）２３ｆ，２３ｇ、電圧／電
流変換（Ｖ／Ｉ）回路２３ｈ，２３ｉ、スイッチ回路２
３ｊ，２３ｋ，２３ｎ，２３ｏ、チャージ用電流源２３
ｌおよびディスチャージ用電流源２３ｍを有する。

【００５１】第２のチャージポンプ回路２３は、リード
データカウンタ２２からカウント値（“１”〜“４”）
が入力される。同実施例では、リードデータＲＤは４パ
ルスに圧縮されたものとして説明する。

【００５２】第１番目のカウント値“１”は、Ｅ／Ｌ検
出回路２３ａとレート・サンプルホールド回路２３ｂに
入力されて、位相補正量と補正方向を切り換えている。
また、第２番目移行のカウント値“２”〜“４”はＶＧ
Ａ２３ｆ，２３ｇに入力されて、補正電流ＣＣを得るた
めのゲインを切り換えている。

【００５３】レート・サンプルホールド回路２３ｂは、
第３の位相比較回路２０から出力されたレート・サンプ
ルホールド信号ＬＳＨにより、第１番目の位相誤差量を
サンプルホールドして電圧に変換する。また、アーリー
・サンプルホールド回路２３ｃは、第３の位相比較回路
２０から出力されたアーリー・サンプルホールド信号Ｅ
ＳＨにより、第１番目の位相誤差量をサンプルホールド
して電圧に変換する。

【００５４】サンプルホールド回路２３ｂ（２３ｃ）
は、図７（Ａ）に示すように、ホールドするためのコン
デンサＣ、バッファ回路２３３、コンデンサＣのチャー
ジ電流源２３０、およびホールドクリア用スイッチ回路
２３２を有する。サンプルホールド回路２３ｂ（２３
ｃ）は、チャージ電流源２３０により一定電流をコンデ
ンサＣに供給し、位相誤差量に対応したサンプリング信
号（ＬＳＨ，ＥＳＨ）のパルス幅に応じたホールド出力
電圧ＳＨＶを出力する（図７（Ｂ），（Ｃ）を参照）。

【００５５】Ｖ／Ｉ回路２３ｈ，２３ｉは、サンプルホ
ールド回路２３ｂ（２３ｃ）により検出された電圧を電
流に変換する。ここで、第１番目の位相誤差量の１／２
を第２番目のリードデータＲＤのエッジで合わせるの
で、ゲイン変更が必要である。さらに、第３番目のリー
ドデータＲＤのエッジではその半分の補正電流を供給す
るために、ＶＧＡ２３ｆ，２３ｇが設けられている。

【００５６】ここで、例えばある１番目の検出した位相
誤差量に相当するサンプルホールド出力をａ、位相誤差
量１８０ｄｅｇ（ＭＡＸ値）に相当するサンプルホール
ド出力をＡとした時、「ａ／Ａ＝ｄ」とすると、２番目
のリードデータＲＤで位相誤差量を１／２にするＶＧＡ
２３ｆ，２３ｇのゲインは以下のような関数により表現
される。即ち、アーリーの場合には「Ａ_VE＝（１−ｄ）
／（１−ｄ／２）」となり、レートの場合には「Ａ_VL＝
（１＋ｄ）／（１＋ｄ／２）」となる。これにより、２
番目のリードデータＲＤのエッジで、位相誤差を１／２
にするような補正電流ＳＨＶを得ることができる。

【００５７】３番目、４番目は２番目のｄの値をそれぞ
れ１／２，１／４にすれば良い。いま仮に、位相誤差量
がｄ＝１／２であったとすると、アーリーの場合ならば
２番目のリードデータＲＤ時に与えるゲインは「Ａ_VE＝
２／３」となる。さらに、３番目、４番目はそれぞれ
「Ａ_VE＝６／７」、「Ａ_VE＝１４／１５」となり、補正
電流（ディスチャージ電流）はＡ_VEとＶＣＯの充放電電
流Ｉo の積で与えられる。同様に、レートの場合なら
ば、２番目のリードデータＲＤ時に与えるゲインは、
「６／５」となり、３番目、４番目はそれぞれ「Ａ_VL＝
１０／９」と、「Ａ_VL＝１８／１７」となる。

【００５８】ＶＧＡ２３ｆ，２３ｇからの電圧は、Ｖ／
Ｉ回路２３ｈ，２３ｉにより電流に変換されて、チャー
ジ／ディスチャージの補正電流ＣＣとなる。この補正電
流ＣＣは、第３の位相比較回路２０により検出された位
相差パルス幅だけ、ＶＣＯ１６に供給される。１番目の
リードデータＲＤ時の位相誤差量や、２番目，３番目で
補正した位相誤差量がリードデータＲＤのジッタより小
さくなり、Ｅ／Ｌ検出回路２３ａによる１番目のアーリ
ー／レート検出の結果と異なった場合、過補正とならな
いように、スイッチ回路２３ｏにより補正電流ＣＣをオ
フする構成が設けられている。即ち、例えば１番目のリ
ードデータＲＤでアーリーの位相誤差を検出して、２番
目のリードデータＲＤで補正したとする。このとき、３
番目のリードデータＲＤではリードデータがジッタでレ
ート側にシフトしたにもかかわらず、アーリーの補正を
かけてしまうと、ジッタに加えて過補正となってしまう
ことになる。このような事態を、スイッチ回路２３ｏに
より補正電流ＣＣをオフすることにより防止する。 （第１の実施例の動作）次に、同実施例のＶＣＯ１６の
構成を示す図３と図４を参照して、同実施例の補正の原
理について説明する。なお、同実施例では、ライトデー
タの変調コードとして１−７ＲＬＬコードが使用されて
いる。１−７ＲＬＬコードでは、ＳＹＮＣ領域に３Ｔパ
ターンと呼ばれる“１００”のデータ列の繰返しが用い
られる。したがって、リード同期クロックＲＶＣの周波
数がリードデータの転送周波数に合致していれば、リー
ド同期クロックＲＶＣの３周期に１回、リードデータが
立上がることになる。

【００５９】同実施例のＶＣＯ（電圧制御発振回路）１
６は、図３に示すように、基本的な構成は従来のＶＣＯ
６（図１５（Ａ）を参照）と同様であるが、電圧／電流
変換（Ｖ／Ｉ）回路１６ａと電流源１６ｂを有する。Ｖ
／Ｉ回路１６ａは、ループフィルタ５の出力電圧ＬＦＶ
を電流源１６ｂの制御電流として変換する。これは、周
波数に比例した充放電電流Ｉo として、直接に補正電流
ＣＣを流せるようにするための構成である。さらに、同
実施例では、リードデータＲＤの３ビットだけを補正す
る場合を想定しているので、リードデータカウンタ２２
からのカウント値（“２”〜“４”）により、補正電流
ＣＣをオン／オフするためのスイッチ回路１６ｃが設け
られている。

【００６０】このようなＶＣＯ１６において、基本的な
発振動作は、図１５（Ｂ）に示すような従来のＶＣＯ６
と同様である。図４は同実施例の補正の原理を説明する
ためのタイミングチャートである。図４（Ａ）は位相誤
差がアーリー（ｅａｒｌｙ）の場合を示し、同図（Ｂ）
は位相誤差がレート（ｌａｔｅ）の場合を示す。同図
（Ａ），（Ｂ）において、キャパシタ電圧（Ａ−Ｂ）と
は、発振動作時のコンデンサＣ３の充放電により、Ａ−
Ｂ両端の電位差を示す鋸波状の電圧波形である。

【００６１】いま仮に、図４（Ａ）の上段のリード同期
クロックＲＶＣの立上がりエッジＰ１が、リードデータ
ＲＤの立上がりエッジより早く立上がったとする（アー
リーの状態）。この各立上がりエッジが位相比較ポイン
トとなる。本来は、リード同期クロックＲＶＣのエッジ
は、点線の位置Ｐ１０にあることが望ましい。

【００６２】そこで、充放電電流Ｉo に図中Ｅの区間だ
け、マイナスの補正電流（ディスチャージ電流）ＣＣを
供給し、次のリードデータＲＤのエッジとリード同期ク
ロックＲＶＣが同じ位置になるようにすれば補正できる
ことになる。但し、リードデータＲＤにはジッタがある
ため、急激に本来あるべき位置に合わせようとすると過
補正になる可能性がある。

【００６３】したがって、同実施例では、次のリードデ
ータＲＤのエッジでは１／２だけ補正し、さらに次のエ
ッジで残りの１／２を補正するような段階的な補正処理
を実行する。具体的には、図４（Ａ）の下段の１点鎖線
に示す位置Ｐ３に、リード同期クロックＲＶＣの立下が
りエッジがくるように補正電流ＣＣを供給する。

【００６４】一方、図４（Ｂ）の上段に示すように、リ
ード同期クロックＲＶＣの立上がりエッジＰ４が、リー
ドデータＲＤの立上がりエッジより遅く立上がった場合
（レートの状態）には、逆にプラスの補正電流（チャー
ジ電流）ＣＣを供給する。これにより、図４（Ｂ）の下
段に示すように、リード同期クロックＲＶＣの立下がり
エッジＰ５を早くすることができる。

【００６５】この場合でも、位相誤差を１／２ずつ補正
することになるが、仮にレートの位相誤差量が１８０ｄ
ｅｇであったとすると、１回で本来あるべき位置に補正
しようとすると理論的には無限大の補正電流ＣＣが必要
になるので、こうした理由からも１／２ずつ補正した方
が良いといえる。

【００６６】図８は、位相誤差がアーリー（ｅａｒｌ
ｙ）の場合において、第３の位相比較回路２０、第２の
チャージポンプ回路２３およびＶＣＯ１６の動作に関す
るタイミングチャートである。また、図９は、位相誤差
がレート（ｌａｔｅ）の場合におけるそのタイミングチ
ャートである。

【００６７】図８のアーリーの場合において、第３の位
相比較回路２０がイネーブル状態となり、第１番目のリ
ードデータＲＤのエッジが入力されたときに、第３の位
相比較回路２０は初期位相誤差を検出する（ＣＰＣ
２）。第２番目のリードデータＲＤのエッジが入力され
たときに、第１番目の位相誤差量を１／２にするような
補正チャージ電流ＣＣを、第３の位相比較回路２０の検
出区間だけＶＣＯ１６に供給する。

【００６８】さらに、第３番目、４番目のリードデータ
ＲＤのエッジが入力されたときに、第１番目の位相誤差
量を１／４、１／８にするような補正チャージ電流ＣＣ
をＶＣＯ１６に供給する。ＶＣＯ１６のコンデンサＣ３
の端子電圧（Ａ−Ｂ）は、補正電流ＣＣが供給されたと
きだけ、周期を変えて発振するためアーリー分が圧縮さ
れていく。また、図９のレートの場合も同様の動作であ
り、補正電流ＣＣが供給されたときだけ、レート分が圧
縮されていく。

【００６９】以上のように第１の実施例によれば、位相
引き込みスタート時において、リード同期クロックＲＶ
Ｃの初期位相補正を４ビット程度の複数ビットにより実
行し、ゼロ位相スタート時のクロックＲＶＣとデータＲ
Ｄとの回路遅延誤差（位相誤差）を段階的に調整する。
具体的な構成としては、第３の位相比較回路２０と第２
のチャージポンプ回路２３を設け、ループフィルタ５を
通過しない補正電流ＣＣを、ＶＣＯ１６の周波数制御電
流ライン（図３のスイッチ回路１６ｃを参照）に直接供
給するものである。

【００７０】第２のチャージポンプ回路２３は、１ビッ
ト目に検出された位相誤差量に応じた補正電流ＣＣを出
力する。さらに、過補正にならないように、２ビット
目、３ビット目で、その補正電流ＣＣを半減させるよう
にコントロールする。さらに、リードデータＲＤのジッ
タを考慮し、エッジ毎にアーリー／レートのいずれにシ
フトしているかを検出するＥ／Ｌ回路２１を設けてい
る。これにより、ジッタで１ビット目の位相誤差量とは
逆にずれた場合には、補正電流ＣＣを供給しないように
制御している。 （第２の実施例）図１７乃至図１９は本発明の第２の実
施例に係わる図であり、図１７が同実施例に係わる同期
パルス生成回路の構成を示すブロック図、図１９が同実
施例に係わる第２のチャージポンプ回路２３の構成を示
すブロック図である。

【００７１】従来では前述したように、ゼロ位相スター
ト機能（ゼロ位相スタート回路７）により、位相引き込
みスタート時に最初の１ビット目を強制的にシフトさせ
て、位相引き込み時間を安定化を図っている。ところ
で、リードデータＲＤにはジッタ（ｊｉｔｔｅｒ）が存
在するため、特に２ビット目のデータがジッタで大きく
シフトした場合には１ビット目の強制シフトの効果が軽
減される問題がある。

【００７２】即ち、従来では１ビット目を強制的に位相
シフトさせ、２ビット目以降から同期パルス生成回路
（ＰＬＬ）の位相ステップ応答を開始させている。この
とき、ステップ応答の２ビット目以降に大きなジッタが
ある場合には、このジッタに平均的にＰＬＬが追従する
まで過渡応答が継続する。予測される過渡応答が継続す
る期間内では、ＳＹＮＣデータエリアであることが望ま
しいので、ＳＹＮＣデータエリアを著しく削減すること
は困難である。最近の高記録密度のＨＤＤでは、２０〜
３０ビットのＳＹＮＣデータエリアが要求される。

【００７３】そこで、第２の実施例では、リードデータ
ＲＤのジッタに合わせた補正電流ＣＣをＶＣＯ１６に直
接供給することにより、ゼロ位相スタート後の過渡応答
を数ビットのＳＹＮＣデータエリアにより実現する。

【００７４】具体的には、図１７に示すように、従来の
同期パルス生成回路に対して第２のチャージポンプ回路
２３０を設けて、検出された位相誤差量に応じた補正電
流ＣＣをＶＣＯ１６に直接供給する構成である。なお、
ＶＣＯ１６やリードデータカウンタ２２等の構成は、前
述の第１の実施例に係わる回路と同様である。

【００７５】同実施例の第２のチャージポンプ回路２３
０は、基本的には前述の第１の実施例に係わる回路（図
６を参照）と同様であるが、ＶＧＡ２３ｆ，２３ｇのそ
れぞれにはループフィルタ５からの出力電圧ＬＦＶが入
力されている。また、スイッチ回路２３ｊ，２３ｋは、
第１の位相比較回路２からの第１のチャージポンプ回路
４と共通のチャージ信号ＣＰＣ１またはディスチャージ
信号ＣＰＤ１により制御されている。

【００７６】図１８は同実施例の補正の原理を説明する
ためのタイミングチャートである。同図（Ａ）は位相誤
差がアーリー（ｅａｒｌｙ）の場合を示し、同図（Ｂ）
は位相誤差がレート（ｌａｔｅ）の場合を示す。同図
（Ａ），（Ｂ）において、キャパシタ電圧（Ａ−Ｂ）と
は、図３に示すＶＣＯ１６のコンデンサＣ３の充放電に
より、Ａ−Ｂ両端の電位差を示す鋸波状の電圧波形であ
る。

【００７７】いま仮に、図１８（Ａ）の上段のリード同
期クロックＲＶＣの立上がりエッジが、リードデータＲ
Ｄの立上がりエッジより早く立上がったとする（アーリ
ーの状態）。この各立上がりエッジが位相比較ポイント
となる。本来は、リード同期クロックＲＶＣのエッジ
は、点線の位置にあることが望ましい。

【００７８】そこで、充放電電流Ｉo に図中Ｅの区間
（ＣＰＤ１の期間）だけ、マイナスの補正電流（ディス
チャージ電流）ＣＣを供給し、次のリードデータＲＤの
エッジとリード同期クロックＲＶＣが同じ位置になるよ
うにすれば補正できることになる。即ち、ＲＶＣのエッ
ジが早い場合はＶＣＯ１６のコンデンサＣ３のＡ端をＶ
ＣＣに釣り上げて保持しておけば良いことになる。但
し、リードデータＲＤにはジッタがあるため、急激に本
来あるべき位置に合わせようとすると過補正になる可能
性がある。

【００７９】したがって、同実施例では、次のリードデ
ータＲＤのエッジでは１／２だけ補正し、さらに次のエ
ッジで残りの１／２を補正するような段階的な補正処理
を実行する。具体的には、図１８（Ａ）の下段の１点鎖
線に示す位置に、リード同期クロックＲＶＣの立下がり
エッジがくるように補正電流ＣＣを供給する。

【００８０】一方、図１８（Ｂ）の上段に示すように、
リード同期クロックＲＶＣの立上がりエッジが、リード
データＲＤの立上がりエッジより遅く立上がった場合
（レートの状態）には、逆にプラスの補正電流（チャー
ジ電流）ＣＣを図中Ｌの区間（ＣＰＣ１の期間）だけ供
給する。これにより、図１８（Ｂ）の下段に示すよう
に、リード同期クロックＲＶＣの立下がりエッジを早く
することができる。

【００８１】この場合でも、位相誤差を１／２ずつ補正
することになるが、仮にレートの位相誤差量が１８０ｄ
ｅｇであったとすると、１回で本来あるべき位置に補正
しようとすると理論的には無限大の補正電流ＣＣが必要
になるので、こうした理由からも１／２ずつ補正した方
が良いといえる。

【００８２】次に、第２のチャージポンプ回路２３０に
関する動作を説明する。まず、リードデータカウンタ２
２は、第１の位相比較回路２がイネーブルになってから
カウントを開始し、リードデータＲＤのパルス数のカウ
ント値を第２のチャージポンプ回路２３０に出力する。
同実施例では、リードデータＲＤは４パルスに圧縮され
たものとして説明する。

【００８３】ゲインコントロール回路２３ｄは、リード
データＲＤが入力される度に、図１９に示すように、カ
ウント値（“２”〜“４”）に応じてＶＧＡ２３ｆ，２
３ｇのゲインを切り換えている。即ち、補正電流ＣＣの
ゲインが切り換えられる。

【００８４】前述したように、リードゲートＲＧがオン
する以前では、同期パルス生成回路（ＰＬＬ）では、ラ
イト同期クロックＷＶＣにロックしているので、ループ
フィルタ５の出力電圧ＬＦＶは、リード同期クロックＲ
ＶＣがこれから読み出されるリードデータＲＤの復調ク
ロック中心周波数とほぼ等しい周波数になるように出力
されている。

【００８５】ここで、リードゲートＲＧがオンし、ゼロ
位相スタート後に第１の位相比較回路２の動作が開始さ
れたときに、リードデータＲＤの１ｂｉｔ目が入力され
たことになる。このとき、リードデータカウンタ２２
は、第１のチャージポンプ回路４の電流がループフィル
タ５に出力されないようにスイッチ回路２５をオフして
いる。したがって、ループフィルタ５の出力電圧ＬＦＶ
は、ライト同期クロックＷＶＣの中心周波数に相当する
電圧に保持されている。

【００８６】このループフィルタ５の出力電圧ＬＦＶに
より決定されるＶＣＯ１６のコンデンサＣ３の端子電圧
の傾きを「Ａ」とする。ループフィルタ５の出力電圧Ｌ
ＦＶは、第２のチャージポンプ回路２３０にも供給され
ている。第２のチャージポンプ回路２３０では、ＶＧＡ
２３ｆ，２３ｇは電圧ＬＦＶをＡの傾きに相当する電圧
まで増幅し、Ｖ／Ｉ回路２３ｈ，２３ｉにより電流に変
換される。

【００８７】ここで、第１番目の位相誤差量を第２番目
のリードデータＲＤのエッジで１／２にするには、Ａを
１／２した電圧に相当した電流をＶＣＯのＩｏより増減
してやれば良いことになる。さらに、前述のように、１
／２づつ補正感度を下げて過度のリードデータＲＤのジ
ッタに対する過補正がないようにする。

【００８８】リードゲートＲＧがオンになる以前では、
ライト同期クロックＷＶＣに中心周波数がロックしてい
るため、ループフィルタ５の出力電圧ＬＦＶは過度応答
後に安定する電圧にほぼ等しいので、リードゲートＲＧ
のオン後でも、できるだけこの電圧を変えない方が周波
数合わせは早くなる。ゼロ位相スタートもこうした発想
と考えられるが、ゼロ位相スタートでＰＬＬ制御ループ
の他の構成要素が位相合わせに絡まずに、ロジック的に
スタート位相だけ合わせようとするのでそれ以降はＰＬ
Ｌの過度応答が吸収する必要がある。

【００８９】そこで、同実施例の方式では、初期位相合
わせにＰＬＬ制御ループの各構成要素を絡め、リードデ
ータＲＤのジッタに平均的に追従させた後にＰＬＬ制御
ループに切り換えているので、ゲインの高い帰還ループ
無しにＰＬＬ制御ループに切り換えることが可能でかつ
大幅にＳＹＮＣデータを削減することができる。

【００９０】以上のように、第２の実施例によれば、位
相引き込みスタート時において、従来は位相引き込みを
有利にするためゼロ位相スタート機能だけを使用してい
た。しかし、最初の１ｂｉｔだけを強制的にシフトさせ
てもリードデータＲＤにはジッタがあるため、特に２ｂ
ｉｔ目のデータがジッタで大きくシフトした場合には１
ｂｉｔ目の強制シフトの効果が軽減される。

【００９１】そこで、ループフィルタ５を通過させない
補正電流ＣＣをＶＣＯ１６の周波数制御電流として直接
入力し、ゼロ位相スタート後の初期位相合わせを行い、
リードＰＬＬの高速追従とＳＹＮＣ領域の大幅削減の両
立を実現する。特に、ジッタの多い高記録密度のシステ
ムやＰＲＭＬ方式を使用するデータ再生糸のリードＰＬ
Ｌの高速追従とフォーマット効率の改善を図ることが可
能である。 （第３の実施例）図２０乃至図２４は本発明の第３の実
施例に係わる図であり、図２０が同実施例に係わる同期
パルス生成回路の構成を示すブロック図、図２１が同実
施例に係わるスタート位相比較回路２００の構成を示す
ブロック図であり、図２４が同実施例に係わるスタート
位相比較回路２００の変形例を示すブロック図である。

【００９２】前述のように、位相引き込み時間の安定化
とＳＹＮＣデータエリアの最小限を図るために、ゼロ位
相スタート回路７が設けられている。さらに、リードデ
ータＲＤが第１の位相比較回路２に直接入力されると、
回路遅延誤差が著しくなるため、図１０に示すように、
リードデータＲＤの位相を遅延させるディレイ回路１が
設けられて、遅延誤差を解消することが図られている。

【００９３】しかしながら、前述したように、ディレイ
回路１は通常では、多段バッファを構成する半導体ディ
レイ回路からなるため、製造誤差等により特性のばらつ
きが大きいものが多い。このため、リード同期クロック
ＲＶＣとリードデータＲＤとの遅延量が必ずしも一致し
ない。

【００９４】そこで、第３の実施例は、遅延量を調整す
る機能により、位相比較される２つの信号であるデータ
ＲＤとクロックＲＶＣの伝搬経路による遅延量の差を正
確に合わせ込むことによって、ＳＹＮＣ領域を最小限に
したままで位相同期回路のロック・イン・レンジを減少
させることなく、安定した位相引き込みを実現させる。

【００９５】具体的には、図２０に示すように、従来の
同期パルス生成回路に対して、可変ディレイ回路１００
とスタート位相比較回路２００を設けて、可変ディレイ
回路１００の遅延量をスタート位相比較回路２００の遅
延調整信号ＤＳにより調整する構成である。

【００９６】ゼロ位相スタート回路７は従来と同様の目
的で配置されている。即ち、リードゲートＲＧが入力さ
れる以前では、ＶＣＯ６はライト同期クロックＷＶＣに
同期している。リードゲートＲＧが入力されると、第１
の位相比較回路２が動作し、リードデータＲＤとリード
同期クロックＲＶＣとの位相比較を開始し、位相引き込
みモードに入る。このとき、ゼロ位相スタート回路７
は、リードゲートＲＧの入力時にＶＣＯ６からのリード
同期クロックＲＶＣの出力を一旦停止し、次のリードデ
ータＲＤのエッジにラッチさせて再スタートさせて、ス
タート（初期）位相誤差を圧縮している。

【００９７】このとき、ＶＣＯ６の再スタート信号とな
るリードデータＲＤのエッジが入力されてから、ゼロ位
相スタート回路７が再スタートさせるまでに、従来では
かなりの回路遅延誤差が発生している。このため、リー
ドデータＲＤのエッジと再スタートしたクロックＲＶＣ
のエッジとに位相誤差が発生してしまう。

【００９８】そこで、第３の実施例では、可変ディレイ
回路１００とスタート位相比較回路２００により、ゼロ
位相スタート回路７によるスタート時のスタート位相誤
差を調整するために、遅延量を調整する。

【００９９】スタート位相比較回路２００は、図２１に
示すように、フリップフロップ２００ａ〜２００ｅ、ア
ンド回路２００ｆ〜２００ｈ、ナンド回路２００ｉ、ア
ーリー用（Ｅ用）サンプルホールド回路２００ｊ、レー
ト用（Ｌ用）サンプルホールド回路２００ｋ、およびオ
ペアンプ２００ｌを有する。図２１において、「ＰＳＯ
２」は、図２０に示す第２の位相比較回路３の停止信号
であり、「ＰＳＡ１」は、図２０に示す第１の位相比較
回路２の起動信号である。

【０１００】スタート位相比較回路２００は、図２２ま
たは図２３に示すタイミングチャートに従って動作す
る。図２２と図２３において、「ＥＳＧ」はリードデー
タパルスＲＤがリード同期クロックＲＶＣより位相が早
い場合（アーリーＥ）に、Ｅ用サンプルホールド回路２
００ｊに供給されるサンプルゲートである。また、「Ｌ
ＳＧ」はリードデータパルスＲＤがリード同期クロック
ＲＶＣより位相が遅い場合（レートＬ）に、Ｌ用サンプ
ルホールド回路２００ｋに供給されるサンプルゲートで
ある。

【０１０１】即ち、図２２はアーリーの場合に、スター
ト位相比較回路２００の動作を示すタイミングチャート
である。また、図２３はレートの場合に、スタート位相
比較回路２００の動作を示すタイミングチャートであ
る。図２２ではリードパルスＲＤがクロックＲＶＣより
早い時間分だけ、Ｅ用サンプルホールド回路２００ｊの
ゲートが開き、Ｌ用サンプルホールド回路２００にはフ
リップ・フロップ２００ａ，２００ｂのリセット（Ｒ）
がかかる遅延時間分だけひげが発生する。サンプルホー
ルド回路２００ｊ，２００ｋにおいて、パルス幅に応じ
た電圧を作成し、ダイオード２００ｍによるレベルシフ
ト後に、オペアンプ２００ｌは遅延量に比例した出力電
圧である遅延調整信号ＤＳを可変ディレイ回路１００に
供給する。 （第３の実施例の変形例）図２４は第３の実施例の変形
例に関するブロック図である。この変形例では、粗調整
用ディレイ回路１０１と微調整用ディレイ回路１０２が
設けられている。各回路１０１，１０２は、コントロー
ルレジスタ１０３にセットされた制御データにより、そ
れぞれ独立に遅延量が設定されるように構成されてい
る。

【０１０２】このような構成であれば、スタート位相比
較回路２００を不要にでき、コントロールレジスタ１０
３を介して外部から、ＨＤＤの製造時または同期パルス
生成回路の製造時に調整して、遅延量を最適化すること
が可能となる。

【０１０３】最近のＨＤＤで使用する同期パルス生成回
路（ＰＬＬ）はＬＳＩ化されているものが多い。このた
め、外部から調整できない従来のようなディレイ回路を
精度良く製造する場合には、ＬＳＩ製造段階でのチュー
ニングや高度な製造ばらつき管理等のコスト・アップを
余儀なくされる。そこで、変形例のように外部から調整
可能な構成により、それらのコストを削減できる効果が
ある。

【０１０４】但し、最近のような高転送レートでは遅延
量調整の最小ステップは少なくとも１ｎｓ以下にする必
要がある。このため、微調整用ディレイ回路１０２のみ
では、ディレイ回路段数が膨大となる。そこで、遅延量
調整の最小ステップが微調整用より大きな粗調整用ディ
レイ回路１０１を併用することで、回路量の削減が可能
となる。

【０１０５】以上のように第３の実施例によれば、位相
引き込みモードにおいて、ディレイ回路の遅延量を最適
化できることにより、位相比較される２つの信号である
データＲＤとクロックＲＶＣの伝搬経路による遅延量の
差を正確に合わせ込むことができる。したがって、結果
的にＳＹＮＣ領域を最小限にしたままで位相同期回路の
ロック・イン・レンジを減少させることなく確実な位相
引き込みを実現することができる。

【０１０６】さらに、変形例により、遅延量を外部から
設定できるようにして、製造時に最適な遅延量を得るこ
とができる。また、微調整用ディレイ回路１０２と粗調
整用ディレイ回路１０１を併用することにより、ディレ
イ回路の接続段数を削減し、ディレイ回路量を最小限に
することが可能となる。

【０１０７】

【発明の効果】以上詳述したように本発明によれば、磁
気ディスク装置等のいわゆるＰＬＬ回路である同期パル
ス生成回路を備えたデータ再生装置において、同期パル
ス生成回路の入力であるリードデータとクロックとの初
期位相誤差を効果的に圧縮できるようにして、ロックイ
ン・レンジを減少させることなく、かつ位相引込みのた
めのＳＹＮＣデータエリアを最小限に抑制することを実
現できる。したがって、ディスクのフォーマット効率の
減少を招くことなく、確実なデータ再生処理を実現でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わる同期パルス生成
回路の構成を示すブロック図。

【図２】同実施例に係わるＨＤＤの要部を示すブロック
図。

【図３】同実施例に係わるＶＣＯの構成を示すブロック
図。

【図４】同実施例の動作を説明するためのタイミングチ
ャート。

【図５】同実施例に係わる第３の位相比較回路とＥ／Ｌ
回路の構成を示すブロック図。

【図６】同実施例に係わる第２のチャージポンプ回路の
構成を示すブロック図。

【図７】同実施例の動作を説明するためのタイミングチ
ャート。

【図８】同実施例の動作を説明するためのタイミングチ
ャート。

【図９】同実施例の動作を説明するためのタイミングチ
ャート。

【図１０】従来の同期パルス生成回路の構成を示すブロ
ック図。

【図１１】従来の第２の位相比較回路の構成と動作を説
明するための図。

【図１２】従来のゼロ位相スタート回路の構成と動作を
説明するための図。

【図１３】従来の第１の位相比較回路の構成と動作を説
明するための図。

【図１４】従来のチャージポンプ回路とループフィルタ
の構成と動作を説明するための図。

【図１５】従来のＶＣＯの構成と動作を説明するための
図。

【図１６】従来のディレイ回路の構成と動作を説明する
ための図。

【図１７】本発明の第２の実施例に係わる同期パルス生
成回路の構成を示すブロック図。

【図１８】第２の実施例の動作を説明するためのタイミ
ングチャート。

【図１９】第２の実施例に係わる第２のチャージポンプ
回路の構成を示すブロック図。

【図２０】本発明の第３の実施例に係わる同期パルス生
成回路の構成を示すブロック図。

【図２１】第３の実施例に係わるスタート位相比較回路
の構成を示すブロック図。

【図２２】第３の実施例の動作を説明するためのタイミ
ングチャート。

【図２３】第３の実施例の動作を説明するためのタイミ
ングチャート。

【図２４】第３の実施例の変形例に係わる同期パルス生
成回路の構成を示すブロック図。

【符号の説明】

１…ディレイ回路、１００…可変ディレイ回路、１０１
…粗調整用ディレイ回路、１０２…微調整用ディレイ回
路、１０３…コントロールレジスタ、２…第１の位相比
較回路、３…第２の位相比較回路、２０…第３の位相比
較回路、４…第１のチャージポンプ回路、２３，２３０
…第２のチャージポンプ回路、５…ループフィルタ、
６、１６…ＶＣＯ、７…ゼロ位相スタート回路、２１…
Ｅ／Ｌ検出回路、２２…リードデータカウンタ、２００
…スタート位相比較回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ヘッドによりディスクから読出されたリ
   ードデータパルスに位相同期したリード同期パルスを生
   成する同期パルス生成回路を有するディスク記録再生装
   置のデータ再生装置において、 前記同期パルス生成回路に入力された前記リードデータ
   パルスに前記リード同期パルスのスタート位相をゼロに
   合わせるためのゼロ位相スタート手段と、 前記リードデータパルスと前記リード同期パルスとの初
   期位相誤差の正負を検出するための検出手段と、 この検出手段により検出された前記初期位相誤差の正ま
   たは負の方向に前記リードデータパルスと前記リード同
   期パルスとの初期位相誤差を段階的に圧縮するように補
   正する補正手段とを具備したことを特徴とするディスク
   記録再生装置のデータ再生装置。
2. 【請求項２】 ディスク記録再生装置のデータ再生装置
   において、 リードデータパルスに位相同期したリード同期クロック
   を作成するために両者の位相誤差量を検出するための第
   １の位相比較手段と、 この位相比較手段の出力位相差に応じた電流を出力する
   チャージポンプ手段と、 このチャージポンプ手段の出力電流を平滑し、電圧に変
   換する積分型フィルタであるループフィルタ手段と、 このループフィルタ手段の出力電圧に比例した周波数で
   発振する電圧制御発振回路手段と、 位相引き込み開始時に前記リードデータパルスと前記リ
   ード同期クロックの第１番目の位相差を無くすように、
   前記リード同期クロックのエッジを第１番目のリードデ
   ータパルスのエッジに強制的に合わせようと動作するゼ
   ロ位相スタート回路手段と、 前記リードデータパルスと前記リード同期クロックのス
   タート位相差が正又は負のいずれであるかを検出するア
   ーリー／レート検出回路手段と、 前記リードデータパルスと前記リード同期クロックのス
   タート及びその後の複数ｂｉｔの位相差を検出する第２
   の位相比較手段と、 この第２の位相比較手段により検出された前記リードデ
   ータパルスと前記リード同期クロックの初期位相誤差を
   １／２にするような補正電流を作成し、かつ前記リード
   データパルスが入力される毎に前記補正電流を減衰させ
   補正感度を減衰させると共に、前記電圧制御発振回路手
   段の周波数制御電流として前記補正電流を供給する第２
   のチャージポンプ手段とを具備したことを特徴とするデ
   ィスク記録再生装置のデータ再生装置。
3. 【請求項３】 ヘッドによりディスクから読出されたリ
   ードデータパルスに位相同期したリード同期パルスを生
   成する同期パルス生成回路を有するディスク記録再生装
   置のデータ再生装置において、 前記同期パルス生成回路に入力された前記リードデータ
   パルスに前記リード同期パルスのスタート位相をゼロに
   合わせるためのゼロ位相スタート手段と、 前記リードデータパルスと前記リード同期パルスとの初
   期位相誤差を検出するための検出手段と、 この検出手段により検出された前記リードデータパルス
   と前記リード同期パルスとの前記初期位相誤差を圧縮す
   る補正処理を実行し、初期時以降の前記リードデータパ
   ルスの入力に応じて補正感度を減衰させる補正手段とを
   具備したことを特徴とするディスク記録再生装置のデー
   タ再生装置。
4. 【請求項４】 ディスク記録再生装置のデータ再生装置
   において、 リードデータパルスに位相同期したリード同期クロック
   を作成するために両者の位相誤差量を検出するための位
   相比較手段と、 この位相比較手段の出力位相差に応じた電流を出力する
   チャージポンプ手段と、 このチャージポンプ手段の出力電流を平滑し、電圧に変
   換する積分型フィルタであるループフィルタ手段と、 このループフィルタ手段の出力電圧に比例した周波数で
   発振する電圧制御発振回路手段と、 位相引き込み開始時に前記リードデータパルスと前記リ
   ード同期クロックの第１番目の位相差を無くすように、
   前記リード同期クロックのエッジを第１番目のリードデ
   ータパルスのエッジに強制的に合わせようと動作するゼ
   ロ位相スタート回路手段と、 前記位相比較手段により検出された前記リードデータパ
   ルスと前記リード同期クロックの初期位相誤差を１／２
   にするような補正電流を作成し、かつ前記リードデータ
   パルスが入力される毎に前記補正電流を減衰させ補正感
   度を減衰させると共に、前記電圧制御発振回路手段の周
   波数制御電流として前記補正電流を供給する第２のチャ
   ージポンプ手段とを具備したことを特徴とするディスク
   記録再生装置のデータ再生装置。
5. 【請求項５】 ヘッドによりディスクから読出されたリ
   ードデータパルスに位相同期したリード同期パルスを生
   成する同期パルス生成回路を有するディスク記録再生装
   置のデータ再生装置において、 遅延量を可変する手段を有し、前記同期パルス生成回路
   に入力された前記リードデータパルスの位相を設定され
   た遅延量に基づいて遅延させる可変遅延手段と、 この可変遅延手段により遅延された前記リードデータパ
   ルスに前記リード同期パルスのスタート位相をゼロに合
   わせるためのゼロ位相スタート手段と、 前記リードデータパルスと前記リード同期パルスとのス
   タート位相誤差を検出し、このスタート位相誤差を補正
   するために前記可変遅延手段の前記遅延量を設定するス
   タート位相誤差検出手段とを具備したことを特徴とする
   ディスク記録再生装置のデータ再生装置。
6. 【請求項６】 ヘッドによりディスクから読出されたリ
   ードデータパルスに位相同期したリード同期パルスを生
   成する同期パルス生成回路を有するディスク記録再生装
   置のデータ再生装置において、 前記同期パルス生成回路の内部に配置されて、位相引き
   込み開始時に前記リードデータパルスと前記リード同期
   クロックの第１番目の位相差を無くすように、前記リー
   ド同期クロックのエッジを第１番目のリードデータパル
   スのエッジに強制的に合わせようと動作するゼロ位相ス
   タート回路手段と、 外部から設定される設定値に基づいて、前記リードデー
   タパルスの遅延量を可変できる遅延回路であって、前記
   遅延量の増減の微調整用として使用される微調整遅延回
   路手段と、 外部から設定される設定値に基づいて、前記リードデー
   タパルスの遅延量を可変できる遅延回路であって、前記
   遅延量の増減の粗調整用として使用される粗調整遅延回
   路手段とを具備したことを特徴とするディスク記録再生
   装置のデータ再生装置。