JPH0391166A - データ再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＰＬＬ回路に係り、特にディジタル変調され
た信号を再生クロックでデータ識別するためのデータス
トローブ回路を備えたデータ再生装置に関する。

〔従来の技術〕

ディジタル信号を記録、あるいは再生する装置において
は、再生時に再生データからクロックの生成を可能とす
るために、ディジタルデータに変調をかけて記録する方
式が採られる。たとえば、ＣＤプレーヤにおいてはＥＦ
Ｍが、ＤＡＴでは８−１０変調が用いられ、再生時にＰ
ＬＬ回路によってクロックの再生およびデータ抽出を行
い、データを復調する方法が一般的な手法となっている
。

従来、このＰＬＬ回路については、特公昭６３−４０３
７１号公報において、制御発振器にエミッタ結合マルチ
バイブレータを用い１発振用コンデンサの両端の電圧を
差動増幅して得られる三角波信号を位相比較用信号とし
て使用する例が記載されている。

この既提案例によれば、簡単な回路構成のため、ＩＣ化
しやすいばかりでなく、回路要素のばらつき、電源電圧
、湿度の影響を受けにくく、安定な動作を得ることがで
きる。

〔発明が解決しようとする課題〕

しかし、上記従来技術では、ＰＬＬ回路としての動作は
十分な性能が得られるものの、再生クロックで入力デー
タの１”Ｏ’を判別するデータストローブ回路に使用し
た場合には、データとクロックの位相がπ／２ずれた位
置で同期がとれるため、そのままでは高Ｓ／Ｎでデータ
識別を行えないという問題があった。

本発明は、同期状態において入力データとストローブク
ロックとの位相関係をＳ／Ｎ最良点とすることが可能な
データストローブ回路を備えたデータ再生装置を提供す
ることにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明では、差動アンプの
出力信号である三角波信号をリミッタ回路またはコンパ
レータ回路に入力して、矩形波信号を得、その矩形波信
号をデータ識別用のＤ−フリップフロップのクロック入
力端子に接続し、入力データをＤ−フリップフロップの
データ入力端子に接続して、データストローブ動作をさ
せるようにした。

〔作用〕

差動アンプの出力信号である三角波信号をリミッタ回路
に入力すると、エミッタ結合マルチバイブレータの出力
クロック信号よりさらにπ／２位相が遅れた矩形波クロ
ック信号を得ることができる。ＰＬＬ回路が同期状態に
ある場合には、この矩形波クロック信号の立ち上がり、
または立ち下がり位置と、位相比較位置が一致するため
、矩形波クロック信号のデユーティが５０％であれば、
入力データエツジの立ち下がりから冗遅れた位置に立ち
下がり、または立ち上がりが位置し、Ｓ／Ｎ最良点での
データストローブが可能となる。

〔実施例〕

以下、本発明の一実施例としてのデータ再生装置を第１
図により説明する。

第１図において、１０１は磁気テープ、１０２は磁気ヘ
ッド、１０３はプリアンプ、１０４はディジタル信号処
理回路、１０５はデータストローブ回路、である。デー
タストローブ回路１０５は、リミッタ回ｌｌＩ２．エツ
ジ検出回路、位相比較器４、ループフィルタ、エミッタ
結合マルチバイブレータ６、発振用コンデンサ７、差動
アンプ８、リミッタ回路９．Ｄ−フリップフロップ１５
により構成されており１図ではエツジ検出回路及びルー
プフィルタは省略されている。

磁気ヘッド１０２によって、磁気テープ１０１上に記録
されたディジタルデータは、プリアンプ１０３によって
増幅され、また必要に応じて波形等化された後に、リミ
ッタ回路２に入力され、１　＃　、　Ｊ　Ｑ＃の２値を
とる矩形波信号に変換される。この信号と差動アンプ８
の出力である三角波信号との位相比較を位相比較器４で
行い、その出力信号を制御発振器としてのエミッタ結合
マルチバイブレータ６に入力する。そして、発振用コン
デンサ７の両端子電圧を差動アンプ８によって増幅すれ
ば、三角波信号が得られ、この信号を前述の如く位相比
較器４にフィードバックすることによって、全体として
ＰＬＬ回路を構成している。

また、この三角波信号をリミッタ回路９によって＄　１
７　　？　０７の２値信号に変換して、再生クロックを
得、Ｄ−フリップフロップ１５でリミッタ回路２の出力
信号を再生クロックでストローブすれば、入力データの
識別が行える。このＤ−フリップフロップ１５の出力信
号と、リミッタ回路９より出力された再生クロックを、
ディジタル信号処理回路１０４に入力し、ディジタル信
号処理圏＠１０４は同期信号検出や、誤り訂正処理など
所定の動作を行い、システムを動作させる。

第２図は第１図のデータストローブ回路の具体的な構成
を示すブロック図である。

第２図において、１は入力端子、２はリミッタ回路、３
はエツジ検出回路、４は位相比較器、５はループフィル
タ、６はエミッタ結合マルチバイブレータ、７は発振用
コンデンサ、８は差動アンプ、ｂはリミッタ回路、１０
．１１はインバータ、１２は抵抗、１３はコンデンサ、
１４はＥＯＲ１工５はＤ−フリップフロップ、１６はデ
ータ出力端子、１７はクロック端子である。

第２図の回路動作を第３図のタイミング図を用いて説明
する。

磁気テープ１０１から再生された信号は、波形等化され
た後に入力端子ｌから入力され、リミッタ回路２によっ
て矩形波信号Ｓｉに変換される。

次にエツジ検出回路３によって矩形波信号Ｓｉの立ち上
がり、立ち下がりの両エツジを検出する。

エツジ検出回路３は、インバータ１０，１１．抵抗１２
．コンデンサ１３で１時間遅延した信号Ｓτを生成し、
入力信号Ｓｉとの排他的論理和をＥＯＲ１４でとること
により両エツジを検出し。

エツジ信号Ｓｓを出力する。位相比較器４は、このエツ
ジ信号Ｓｅと差動アンプ８の出力である三角波信号Ｓ、
で位相比較を行う１位相比較器４を、たとえば、サンプ
ルホールド回路の２段直列接続により構威し、それぞれ
のサンプルホールド回路を逆相のエツジ信号で動作させ
れば、出力信号はＳ、のようになり、同期状態において
はその電圧値はＶとなる。この出力信号は次のループフ
ィルタ５によって不要帯域成分が除去され、エミッタ結
合マルチバイブレータ６のコントロール端子に入力され
る。エミッタ結合マルチバイブレータ６は、この入力信
号の電圧値によってその発振周波数および位相を制御す
るよう動作し、出力クロックＳｖを出力する。また、エ
ミッタ結合マルチバイブレータ６における発振用コンデ
ンサ７の両端の電圧波形はＳＣＬ＊　ＳＣＩのようにな
り、この両端電圧を差動アンプ８で増幅すれば、前述し
た三角波信号Ｓ８を得ることができる。

ここで、エツジ信号Ｓｓが同期状態に比べて進んでいた
とすると、位相比較器４の出力信号Ｓ。

の電圧はＶ＋ΔＶとなり電圧が上がり、エミッタ結合マ
ルチバイブレータ６の発振周波数が上昇し、結果的に出
力クロックＳｖの位相を早めるように動作する。また、
逆にエツジ信号Ｓｓが遅れている場合には１位相比較器
４の出力信号の電圧はＶ−ΔＶとなり、エミッタ結合マ
ルチバイブレータ６の発振周波数を下げるように動作す
る。

次に、データストローブ動作について説明する。

データストローブとは矩形波信号Ｓｉ’　１’″Ｏ′の
判別を再生クロックによって行う動作をいうが、第３図
に示したタイミング図でもわかるように、エミッタ結合
マルチバイブレータ６の出力クロックＳｖと矩形波信号
Ｓｉまたは１時間遅延した信号Ｓτは位相がずれている
。９１′１）ＯｊをＳ／Ｎよく識別するためには、入力
信号のＳｐ位置にストローブクロックとしての再生クロ
ックのエツジが来るように制御する必要があり、エミッ
タ結合マルチバイブレータ６の出力クロックＳｖをその
ままストローブクロックとして使用することはできない
、そこで１本実施例においては、差動アンプ８の出力で
ある三角波信号Ｓ、ｌをリミッタ回路９に入力し、リミ
ッタ出力信号ＳＣｘを得るようにした。三角波信号Ｓ１
をリミッタ回路９（あるいは代りに比較基準電圧Ｖなる
コンパレータ回路でも良い）に入力すると、その出力波
形はＳＣＸのようになる。ここでリミッタ出力信号ＳＣ
Ｘと７時間遅延した信号Ｓτに注目すると。

７時間遅延した信号Ｓτの立ち上がり、立ち下がり位置
にリミッタ出力信号Ｓｃｘの立ち下がりが位置するよう
になる。すなわち、リミッタ出力信号ＳｃＫのデユーテ
ィが５０％であれば、７時間遅延した信号ＳτのＳ／Ｎ
最良点Ｓｐ′にリミッタ出力信号ＳＣＸの立ち上がりが
位置する。このため、このリミッタ出力信号ＳＣＸを再
生クロックとして、立ち上がりトリガのＤ−フリップフ
ロップ１５で７時間遅延した信号Ｓτをラッチすると、
最良のエラーレートが得られる。

以上、述べたように、第２図に示したデータストローブ
回路を用いれば、常にデータのＳ／Ｎ最良点てデータ識
別を行える。この時、エツジ信号Ｓｅを生成する抵抗１
２．コンデンサ１３がばらついても、７時間遅延した信
号Ｓτをストローブするため、何ら問題ないという特徴
がある。

本実施例のデータ再生装置がたとえばＤＡである場合に
は、エミッタ結合マルチバイブレータ６の発振周波数を
９．４ＭＨｚとすればよい。

なお、本実施例においては、Ｄ−フリップフロップ１５
にて７時間遅延した信号Ｓτをラッチするようにしたが
、その信号Ｓτに代えて、リミッタ回路２の出力である
矩形波信号ＳｉをＤ−フリップフロップ１５に入力して
ラッチするようにしてもよい。

ところで、一般に、ＤＡＴなどにおいては、通常の記録
再生を行う標準モードの他に、データの転送速度を速く
するための倍速モード、長時間記録再生を可能とする半
速モードへの展開が期待されている。この時、伝送周波
数が変化することになり、標準モードの９．４ＭＨｚク
ロックに対して、倍速モードでは１８．８ＭＨｚ、半途
モードでは４．７ＭＨｚ　となるから、データストロー
ブ回路も各モードに応じてその周波数帯を切り換える必
要がある。

次に、本発明による３モード対応のデータストローブ回
路を備えたデータ再生装置について述べる。

第４図は本発明の他の実施例としてのデータ再生装置に
おけるデータストローブ回路を示す回路図であり、第２
図と同じ部品については同番号を付しである。

第４図において、１８〜２２はｎｐｎトランジスタ、２
３．２４は抵抗、２５は定電流源、２６はコンデンサで
あり、一般的なサンプルホールド回路を構成している。

２７〜３１はｎｐｎトランジスタ、３２．３８は抵抗、
３４は定電流源。

３５はコンデンサであり、−段目と同一のサンプルホー
ルド回路を構成している。３６はｎｐｎトランジスタ、
３７は定電流源であり、出カバソファを構成している０
以上の回路で位相比較器４を構成し、ｎｐｎトランジス
タ１８に入力する三角波信号Ｓ１とエツジ検出回路３で
生成されるエツジ信号Ｓｓ、Ｓｓとの位相比較を行う。

次に、３８．３９は抵抗、４０はコンデンサであり、ラ
グリードフィルタ形のループフィルタ５を構成しており
、位相比較器４の出力信号Ｓδの不要帯域成分を除去す
る。

次に、４１〜５３はｐｎｐトランジスタ、５４はｎｐｎ
トランジスタ、５５〜６１は抵抗、６２は半固定抵抗、
９４．９５はコントロール端子、９６はデコーダである
。これらにより構成される回路は、コントロール端子９
４．９５の入力データに応じてモード判別を行い、次段
に接続されるエミッタ結合マルチバイブレータ６の中心
周波数を決定する電流値を、判別したモードによって切
り換える。

即ち、デコーダ９６は、コントロール端子９４゜９５の
入力データに応じてモード判別を行う、また、ｐｎｐｌ
’ランジスタ４１〜４５、ｎｐｎトランジスタ５４．抵
抗６１は電流ミラー回路を構成しており、抵抗５５〜５
８の比が抵抗５５：抵抗５６：抵抗５７：抵抗５８＝１
：２：２：２で、とｐｎｐｌ”ランジスタ４４に流れる
電流が工であるとすれば、ｐｎｐｈランジスタ４１には
２Ｉ、４２は工、４３は工の電流が流れる。また。

ｐｎｐトランジスタ４６〜５１はそれぞれスイッチ回路
を構成しており、デコーダ９６の出力電圧によって制御
され、下段に接続されるｎｐｎトランジスタ５２，５３
抵抗５９，６０で構成される差動アンプの電流値を切り
換える。

従って、たとえば１本実施例のデータ再生装置がＤＡＴ
である場合、半速、標準、倍速の３モードをコントロー
ル端子９４．９５で設定し、半速モードの場合には、ｐ
ｎｐｉ”ランジスタ５１をＯＮさせて電流工を、標準モ
ードではｐｎｐトランジスタ５１．４９をＯＮさせて電
流２Ｉを、倍速のモードの場合にはｐｎｐトランジスタ
５１゜４９．４７をＯＮさせて電流４工を流すようにす
れば、エミッタ結合マルチバイブレータ６の中心周波数
を１倍、２倍、４倍という具合に切り換えることができ
る。半固定抵抗６２は主に回路で発生するオフセット電
圧の調整に用いる。

ｎｐｎ　トランジスタ６３〜７２、定電流源７３〜７５
．抵抗８１２発振用コンデンサ７で構成される回路は、
一般的な電流制御形のエミッタ結合マルチバイブレータ
６であり、ｎｐｎトランジスタ７０．７１に流れる電流
値１発振用コンデンサ７の容量値、ｎｐｎトランジスタ
のＶｌｌ、で発振周波数が決まる０本回路では、ｎｐｎ
トランジスタ７２，７０．７１をミラー回路として、ｎ
ｐｎトランジスタ７２に流れる電流値の変化で発振周波
数を制御している。

ｎｐｎトランジスタ８２，８３．定電流源８４゜抵抗８
５〜８８で構成される回路は、差動アンプ８であり、前
段のエミッタ結合マルチバイブレータ６の発振用コンデ
ンサ７の両端電圧を差動増幅し、第３図に示したような
三角波信号Ｓ１を生成している。そして、この三角波信
号ＳＲを位相比較器４のｎｐｎトランジスタ１８に入力
しフィードバックすることによって、全体としてＰＬＬ
回路を構成している。なお、この時、この三角波信号Ｓ
１の直流電圧が変動すると、そのままループのオフセッ
トとなるため、差動アンプ８の電源としては安定化され
た電圧ｖｌを使用している。

ｎｐｎトランジスタ８９，９０．定電流源９１゜抵抗９
２．９３で構成されている回路は、リミッタ回路９であ
り、差動アン、プ８の出力である三角波信号Ｓ、を矩形
波信号に変換して、リミッタ出力信号ＳＣＫ、即ち、再
生クロックを得る。

以上、述べた回路構成によるデータストローブ回路のＰ
ＬＬ動作、データストローブ動作については、第２図、
第３図で説明したものとまったく同じである。また、第
４図においては、バイポーラプロセスを使用したＩＣを
想定して、エツジ検出回路３．Ｄ−フリップフロップ１
５をＥＣＬとして、それぞれ正相、逆相の２信号を用い
て動作させている。

また、半途、標準５倍速の切り換え時には、エミッタ結
合マルチバイブレータ６の発振周波数および差動アンプ
８の出力である三角波信号の周波数が、１：２：４に変
化するが、ＰＬＩ、動作、データストローブ動作につい
ては、第３図に示した動作タイミングとすべて同じであ
る。

以上述べたように、第４図に示したデータストローブ回
路を用いれば、簡単な回路構成によって実現できるため
ＩＣ化しやすく、また、半速、標準１倍速モード設定に
かかわらず、Ｓ／Ｎ最良点でデータ識別できるという特
徴がある。

なお、本実施例では、エミッタ結合マルチバイブレータ
６に流しこむ電流値で発振周波数を切り換えているが、
抵抗８０．８１をモードによってその値を切り換えても
同様の動作が得られる。

以上、本発明の実施例をＤＡＴを代表とする磁気記録に
適用した場合について説明したが、記録媒体として光デ
ィスクを用いる光学系システム、あるいは、電波を用い
た通信系システムに使用してもまったく同様の効果を得
ることができる。

〔発明の効果〕

本発明によれば、常にデータのＳ／Ｎ最良点でデータ識
別を行えるので、その系での最良エラーレートを得るこ
とができる。

また、遅延信号を判別データとして使用した場合は、位
相比較用のエツジ信号のパルス幅のばらつきに影響され
ることがなく１回路設計が容易となる利点がある。

さらに、半速、標準、倍速いずれのモードにおいても、
データとストローブ用クロックの位相関係が同一のため
、ｌチップＩＣ化が可能である。

【図面の簡単な説明】

第１図は本発明の一実施例としてのデータ再生装置を示
すブロック図、第２図は第１図のデータストローブ回路
の具体的な構成を示すブロック図。 第３図は第２図の動作タイミングを示すタイミング図、
第４図は本発明の他の実施例としてのデータ再生装置に
おけるデータストローブ回路を示す回路図である。 ２・・・リミッタ回路。 ３・・・エツジ検出回路、 ４・・・位相比較器、 ５・・・ループフィルタ、 ６・・・エミッタ結合マルチバイブレータ、７・・・発
振用コンデンサ、 ８・・・差動アンプ、 ９・・・リミッタ回路、 １５・・・Ｄ−フリップフロップ。 第 図 蔦 回 Ｐ

Claims (1)

1. 【特許請求の範囲】 １、磁気的あるいは光学的記録媒体から信号を検出する
   手段または電波によって送られてくる信号を受信する手
   段と、前記信号を増幅して出力する増幅器と、該増幅器
   の出力信号を遅延させて出力する遅延回路と、該遅延回
   路の出力信号と前記増幅器の出力信号とから、該増幅器
   の出力信号における信号波形のエッジを検出し、その検
   出結果を出力するエッジ検出回路と、該エッジ検出回路
   の出力信号と差動増幅器の出力信号との位相誤差を検出
   し、その検出結果を出力する位相比較器と、該位相比較
   器の出力信号にフィルタ処理を施して出力するループフ
   ィルタと、該ループフィルタの出力信号の電流値あるい
   は電圧値に応じてその発振周波数および／または位相が
   制御されるエミッタ結合マルチバイブレータと、該エミ
   ッタ結合マルチバイブレータにおける発振用コンデンサ
   の両端の端子電圧をそれぞれ入力し、差動増幅して出力
   する前記差動増幅器と、該差動増幅器の出力信号を２値
   化して出力するリミッタ回路と、該リミッタ回路の出力
   信号をそのクロック入力端子より、前記遅延回路の出力
   信号をそのデータ入力端子よりそれぞれ入力し、前記リ
   ミッタ回路の出力信号における信号波形のエッジのタイ
   ミングにて前記遅延回路の出力信号をラッチして、その
   データ出力端子より出力データとして出力するＤ−フリ
   ップフロップ回路と、前記リミッタ回路の出力信号をク
   ロックとして動作し、前記Ｄ−フリップフロップ回路の
   出力データにディジタル信号処理を施すディジタル信号
   処理回路と、を備えたことを特徴とするデータ再生装置
   。 ２、請求項１に記載のデータ再生装置において、前記Ｄ
   −フリップフロップ回路のデータ入力端子に、前記遅延
   回路の出力信号に代えて、前記増幅器の出力信号を入力
   したことを特徴とするデータ再生装置。 ３、請求項１に記載のデータ再生装置において、モード
   設定情報を入力するモード設定端子と、入力された前記
   モード設定情報に応じて、前記エミッタ結合マルチバイ
   ブレータの中心発振周波数を切り換えるスイッチ回路と
   、を設けたことを特徴とするデータ再生装置。