JPH04199673A - 半導体装置 - Google Patents

半導体装置

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JPH04199673A
JPH04199673A JP2325808A JP32580890A JPH04199673A JP H04199673 A JPH04199673 A JP H04199673A JP 2325808 A JP2325808 A JP 2325808A JP 32580890 A JP32580890 A JP 32580890A JP H04199673 A JPH04199673 A JP H04199673A
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JP
Japan
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power supply
vss
wiring
pad
circuit
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JP2325808A
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Inventor
Hitoshi Yamada
仁 山田
Masabumi Miyawaki
宮脇　正文
Tamihiro Ishimura
石村　民弘
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置、特に複数の電源パッドを有する電
源配線に関する。
（従来の技術） 第２図は従来の電源パッド及び電源配線を有する半導体
装置の平面図を示したものである。
Ｖｓｓ７ｆ’ンディングポスト１とチップ内のＶｓ８／
４’ッド２をワイヤ３で接続し、ｖ８Ｂパッド２よりチ
ップ内にｖｓ８配Ｈ４ｅ５．６１７．及び８を引き出し
ている。
また％Ｖｃｃホンディングポスト９とチップ内の■ｃｃ
”ラド１０をワイヤ１１で接続しｓ　ｖｃｃノ母ツド１
０よりチップ内にｖｃｃ配線１２，１３，１４゜１５、
及び１６を引き出している。
■ｓｓ　”ｃｃ配線４，１３は出力バッファ１７゜１８
に接続し、■＋１８．ｖｃｃ配線７，１６は出力パッフ
ァ１９．２０に接続し”８ｓｌ　■ＣＣ配線５゜１２は
周辺回路２１に接続し、■ｓｓ　ｔ　ｖｃｃ配線８゜１
５は周辺回路２２に接続し、ｖａｌｌ　ｌ　ｖＣＣ配線
６゜１４はセンスアンプ２３．２４に接続し、各回路に
電源を供給している。
第３図は従来の半導体記憶装置の平面拡大図である。
Ｖｓｓ＆ンディングポストｌとｖＢ８／４１ッド２をワ
イヤ３で接続している。
ｖｓＩＩパッド２から出力パッファ回路１７．１８ＫＶ
、、配置１４が接続、周辺回路２ノにｖｓｓ配＠５が接
続、センスアンプ回路２３．２４へｖｇ８配線６が接続
、周辺回路２２にＶ８ｓ配線８が接続、出力バッファ回
路１９．２０にｖ８ｓ配線７が接続していて各回路へ電
源を供給している。
周辺回路２１．２２とは入力初段回路（図示せず）を含
むものとする。
ここで、センスアンプ回路２３．２４は動作時に大容量
のビット線の充放電を行なうため、大電流が短時間に流
れることにより、電源ノイズを発生する。
また出力パッファ回路１７，１８，１９．及び２０は動
作時に短時間で大容量負荷を駆動するために、大電流が
短時間に流れることにより、電源ノイズを発生する。
（発明が解決しようとする課題） しかしながら、上記構成の電源配線ではセンスアンプ回
路で発生する電源ノイズは■ｓｓパッドを介して出力バ
ッファ回路や周辺回路に伝搬する。
また出力バッファ回路で発生する電源ノイズもｖｓｓ”
ラドを介してセンスアンプ回路や周辺回路に伝搬する。
このことは、ｖｃｃ電源側でも同様に起こり得る。
電源ノイズにより、周辺回路における■８Ｂ電源の浮き
や、■ＣＣ電源の落ち込みは１周辺回路を駆動する電源
電圧が見掛は上小さくなり、トランジスタの相互コンダ
クタンスが低下するため、電源ノイズが発生して（・る
ときの周辺回路動作が遅くなることにより、アクセスタ
イム遅延を引き起こす・ また、とのｖｓ８電源の浮きや、ｖｃｃ電源の落ち込み
は、周辺回路内の入力初段回路のしき〜・値が変動する
ので、ＴＴＬマージンの低下を引き起こす。
つ甘り電源ノイズは電源パッドを介して周辺回路へ伝搬
するためアクセスタイム遅延やＴＴＬマージンの低下等
の動作マージンの低下を引き起こす問題があった。
本発明は以上述べたアクセスタイム遅延やＴＴＬマージ
ンの低下等の動作マージンの低下を引き起こす問題点を
除去するため、電源パッドを介して周辺回路の電源配線
へ伝搬する電源ノイズ量を低減した優れた半導体装置を
提供することを目的とする。
（１１題を解決するための手段） 本発明の半導体装置は、センスアンプ回路等電源ノイズ
を発生する回路を専用電源配線を介して専用電源・セッ
トに接続し、この専用電源パッドをメンディングポスト
に電気的に接続スる。このビンディングポストを電源ノ
イズの影響を受けやすい回路と接続するようにした。
（作用） 本発明によれば以上のように半導体装置を構成したので
、センスアンプ回路等が動作すると大きな電流が流れる
ため、電源ノイズが発生する。この電源ノイズは専用電
源配線を介して専用電源ノ１？ッドに伝わり、専用電源
パッドからがンディングＩストに伝わる。
半導体装置外部の電源とデンディングポスト間のインピ
ーダンスは、半導体装置外部の電源と専用電源ｔ４’ツ
ド間のインピーダンスに比べて小さい。
電源ノイズは半導体装置外部の電源に対するインピーダ
ンスが小さいデンディングポストを介して伝搬するため
に小さくなる。
小さくなった電源ノイズはボンデインダボストからワイ
ヤを介して周辺回路に伝搬する。
（実施例） 第１図は本発明の第１実施例の半導体記憶装置の平面図
である。
ｖＳ５Ｍンデビングポスト１０１を、ワイヤ１０２゜１
０３を介してそれぞれ■　パッド１０４．ｖｓｓＳ ノクツＸＯＳと接続しｓ　”ｓｓパッド１０４をｖｓｓ
電源配線１０６を介してセンスアンプ回路１０７に、■
ｓｓ電源配線１０８を介して出力バッファ回路１０９，
１１０に接続し、■ｓｓ／ぞツドノｏ５ををｖｓｓ電源
配線１１１を介して周辺回路１１２に。
■８Ｓ電源配線１１３を介して周辺回路１１４に接続し
てＶ８ｓ電源を各回路に供給するｖｓ８電源配線網と、
■ｃｃヒンディングポスト１１５を、ワイヤ１１６．１
１７を介してそれぞれｖｃｃノぞラド１１８゜Ｖｃｃノ
ット１１９と接続し、ｖｃｃノぞツドｌノ８をｖｃｃ電
源配線１２０を介して周辺回路１１２に■ｃｃ電源配線
１２１を介して周辺回路１１４に接続し、ＶＣｏノぞラ
ド１１９をＶＣｏ電源配線１２２を介してセンスアンプ
回路１０７にｖｃｃ電源配線１２３を介して出力バッフ
ァ回路１０９，１１０に接続して各回路にｖｃｃ電源を
供給するＶ。Ｃ電源配線網で構成して℃・る。但し、第
１図で示す周辺回路１１２，１１４は入力初段回路を含
むものとする。
次に第４図は本発明の第１実施例の半導体記憶装置の平
面拡大図である。図を用いて本発明に係わる電源パッド
及び電源配線のセンスアンプ動作時の電源ノイズの伝搬
について説明する。
センスアンプ１０７が動作すると大きな電流が流れるた
め、電源ノイズが発生する。この電源ノイズは■８８電
源配線１０６を介してｖ８ｓパッドノ０４に伝わり、■
ｓｓノぞラド１０４からワイヤ１０２を介してｖｓｓビ
ンディングポスト１０１１Ｃ伝わる。
半導体記憶装置外部のｖｓｓ電源（図示せず）とＶｓ、
＆ンディングポスト１０１間のインピーダンスは、半導
体記憶装置外部のｖ８ｓ電源と■ｒｔｓパッド１０４間
のインピーダンスに比べて小さい。
電源ノイズは半導体記憶装置外部のＶｓ８電源に対する
インピーダンスが小さいｖｓ８ボンディングボスｌ−１
０１を介して伝搬するために小さくなる。
小さくなった電源ノイズはＶ８Ｓボンディングポスｌ−
１０１からワイヤ１０３を介して周辺回路１１２．１１
４に伝搬する。
このためセンスアンプ回路２０７動作時に電源ノイズを
周辺回路１１２，１１４に伝搬するまでに小さくするこ
とができる。
第５図は本発明の第２実施例の半導体記憶装置の平面拡
大図である。
図に示すようにワイヤ１０２，１０３をＶ５８／４’ッ
ド１０４，１０５毎に２本にすることで、先に述べた電
源ノイズを周辺回路１１２，１１４に伝搬するまでに小
さくすることができる他に、■８８デンディングポスト
１０１とｖ、ｓノぞラド１０４゜１０５間のインピーダ
ンスが更に低減するので。
センスアンプ回路１０７動作時に発生する電源ノイズ自
身も低減することができる。
また図示していないが、センスアンプ回路、出方２フフ
フ 配線と、専用電源配線につながる３つの専用パッドを設
け，各電源パッドをワイヤを介して電源ボンディングポ
ストに接続することも考えられる。
（発明の効果） 以上、上記で説明したとおり１本発明の半導体装置によ
れば、電源ノイズを発生する回路を専用電源配線を介し
て専用電源パッドに接続し，この専用電源パッドを第１
のワイヤを介してゾンデインクポストに接続する。この
ボンディングポストを第２のワイヤを介して電源ノイズ
の影響を受けやす〜・回路を接続するようにしたので、
電源ノイズの影響を受けやすい回路の電源の落ち込みゃ
浮きが小さくなり，アクセスタイムの遅延、ＴＴＬマー
ジンの低下等の動作マージンの低下を防止することがで
きる。
【図面の簡単な説明】
第１図は本発明の第１実施例の半導体記憶装置の平面図
、第２図は従来の半導体記憶装置の平面図、第３図は従
来の半導体記憶装置の平面拡大図。 第４図は本発明の第１実施例の半導体記憶装置の平面拡
大図，第５図は本発明の第２実施例の半導体記憶装置の
平面拡大図である。 １０１・・・■ｓｓボンディングポスト、１０２。 １０３、１１６，１１７・・ワイヤ、ｌ　０　４　、　
１０５”・ｖｓｓパｙＹ，１０６，１０８，１１　１　
、１１３・・・ｖｓｓ電源配線＋　１０７・・・センス
アンプ回路、１０９、１１０・・・出力バッファ回路、
１１２。 １１４・・・周辺回路＋　１１５・・■ｃｃボンディン
グポスト、１１８，１１９・　Ｖｃｃパッ　ド、１２０
　。 １２１、１２２，１２３・・・ｖｏｃ電源配線。 特許出願人　沖電気工業株式会社 従来の午鴇イネ也じ・清、若舅の手全ｌ五１図雉　ス　
畑

Claims (1)

  1. 【特許請求の範囲】 電源ノイズを発生する回路を専用電源配線を介して接続
    される専用電源パッドと、 前記専用電源パッドを電気的に接続されるボンディング
    ポストと、 前記ボンディングポストに接続される前記電源ノイズの
    影響を受ける回路とを有することを特徴とする半導体装
    置。
JP2325808A 1990-11-29 1990-11-29 半導体装置 Pending JPH04199673A (ja)

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JP2325808A JPH04199673A (ja) 1990-11-29 1990-11-29 半導体装置

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ID=18180833

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JP (1) JPH04199673A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5684332A (en) * 1994-05-27 1997-11-04 Advanced Semiconductor Engineering, Inc. Method of packaging a semiconductor device with minimum bonding pad pitch and packaged device therefrom
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US5909034A (en) * 1995-05-19 1999-06-01 Sgs-Thomson Microrlectronics S.R.L. Electronic device for testing bonding wire integrity
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JP2011216592A (ja) * 2010-03-31 2011-10-27 Oki Semiconductor Co Ltd 半導体集積回路装置

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