JPH0419705B2 - - Google Patents
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- JPH0419705B2 JPH0419705B2 JP56067066A JP6706681A JPH0419705B2 JP H0419705 B2 JPH0419705 B2 JP H0419705B2 JP 56067066 A JP56067066 A JP 56067066A JP 6706681 A JP6706681 A JP 6706681A JP H0419705 B2 JPH0419705 B2 JP H0419705B2
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- JP
- Japan
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- emitter
- region
- contact window
- transistor
- base
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はバイポーラトランジスタを具備する半
導体本体を具え、このバイポーラトランジスタが
互に電気的に並列なトランジスタ構造部から成
り、このトランジスタ構造部の少なくとも複数個
が異なるエミツタ直列抵抗の値を有し、上記バイ
ポーラトランジスタが第１の導電形の半導体領域
により形成されたコレクタ領域と、このコレクタ
領域と半導体本体の表面とに接する第２の導電形
のベース領域と、上記表面にある絶縁層に形成し
た複数個のベース接点窓を介して上記ベース領域
に接触するベースメタライズ層と、上記ベース領
域内に形成される第１の導電形のエミツタ領域と
を具え、上記エミツタ領域がベース接点窓近傍に
位置し且つトランジスタ構造部のエミツタとなる
複数個のアクテイブエミツタ領域を具え、このエ
ミツタ領域が他に絶縁層に形成されたエミツタ接
点窓を介してエミツタメタライズ層に接続される
複数個のエミツタ接点領域と、このエミツタ接点
領域と前記アクテイブエミツタ領域とを互に連結
する複数個のエミツタ連結領域とを具える半導体
装置に関するものである。
導体本体を具え、このバイポーラトランジスタが
互に電気的に並列なトランジスタ構造部から成
り、このトランジスタ構造部の少なくとも複数個
が異なるエミツタ直列抵抗の値を有し、上記バイ
ポーラトランジスタが第１の導電形の半導体領域
により形成されたコレクタ領域と、このコレクタ
領域と半導体本体の表面とに接する第２の導電形
のベース領域と、上記表面にある絶縁層に形成し
た複数個のベース接点窓を介して上記ベース領域
に接触するベースメタライズ層と、上記ベース領
域内に形成される第１の導電形のエミツタ領域と
を具え、上記エミツタ領域がベース接点窓近傍に
位置し且つトランジスタ構造部のエミツタとなる
複数個のアクテイブエミツタ領域を具え、このエ
ミツタ領域が他に絶縁層に形成されたエミツタ接
点窓を介してエミツタメタライズ層に接続される
複数個のエミツタ接点領域と、このエミツタ接点
領域と前記アクテイブエミツタ領域とを互に連結
する複数個のエミツタ連結領域とを具える半導体
装置に関するものである。
これらの特徴を具える半導体装置は殊に集積回
路内のトランジスタとして使用するのに適してい
る。蓋し、このトランジスタ内の各部のエミツタ
直列抵抗をうまく定めると動作時に半導体本体の
このトランジスタにより占められる部分の温度分
布が均一になるからである。こうすれば局部的な
過熱のためめ制限されるトランジスタの取り扱え
る電力容量を大きくとれる。
路内のトランジスタとして使用するのに適してい
る。蓋し、このトランジスタ内の各部のエミツタ
直列抵抗をうまく定めると動作時に半導体本体の
このトランジスタにより占められる部分の温度分
布が均一になるからである。こうすれば局部的な
過熱のためめ制限されるトランジスタの取り扱え
る電力容量を大きくとれる。
冒頭に記載したタイプの半導体装置はドイツ連
邦共和国公開特許願第26525989号明細書に記載さ
れているが、こゝではトランジスタの構造を有す
るサブトランジスタのエミツタ連結領域に種種の
寸法を与えて各サブトランジスタのエミツタ直列
抵抗を変えている。
邦共和国公開特許願第26525989号明細書に記載さ
れているが、こゝではトランジスタの構造を有す
るサブトランジスタのエミツタ連結領域に種種の
寸法を与えて各サブトランジスタのエミツタ直列
抵抗を変えている。
しかし、この既知の半導体装置には欠点があつ
て、バイポーラトランジスタが占める面でのエミ
ツタ直列抵抗の分布を所望通りのものにするには
エミツタ領域の表面形状そのものにそれ相当の特
別なパターンを与えねばならず、従つて所定の態
様に構成されたエミツタ拡散マスクを必要とす
る。而して集積回路内にあるトランジスタの放熱
はそのトランジスタの集積回路内での位置如何に
よるから、種々の集積回路内のトランジスタをカ
バーするには種々のエミツタ拡散マスクを必要と
する。
て、バイポーラトランジスタが占める面でのエミ
ツタ直列抵抗の分布を所望通りのものにするには
エミツタ領域の表面形状そのものにそれ相当の特
別なパターンを与えねばならず、従つて所定の態
様に構成されたエミツタ拡散マスクを必要とす
る。而して集積回路内にあるトランジスタの放熱
はそのトランジスタの集積回路内での位置如何に
よるから、種々の集積回路内のトランジスタをカ
バーするには種々のエミツタ拡散マスクを必要と
する。
本発明の目的はこの欠点を緩和した冒頭に記載
したような半導体装置を提供するにある。
したような半導体装置を提供するにある。
このような目的を達成するため本発明によれば
冒頭に記載したような半導体装置において少なく
とも複数個のエミツタ接点窓の寸法とエミツタ連
結領域に対する位置とを異ならせることにより当
該トランジスタ構造部のエミツタ直列抵抗の値を
異ならせたことを特徴とする。
冒頭に記載したような半導体装置において少なく
とも複数個のエミツタ接点窓の寸法とエミツタ連
結領域に対する位置とを異ならせることにより当
該トランジスタ構造部のエミツタ直列抵抗の値を
異ならせたことを特徴とする。
こうすればエミツタ接点窓の寸法をしかるべく
選ぶことによりバイポーラトランジスタが占める
区域のエミツタ直列抵抗値の分布を所望通りにす
ることができる。それ故種々の集積回路内のトラ
ンジスタをカバーするにも単に半導体本体の表面
上の絶縁層に形成するエミツタ接点窓及びメタラ
イズ層用のマスクを異ならせるだけでよく、トラ
ンジスタの基本的レイアウトは変えないですむ。
これにより本発明半導体装置は殊に集積回路が既
に設計済みの要素から構成されている場合及び既
に設計済みの半導体構造が半導体本体内で隣接し
て配置される場合に使用するのに適したものとな
り、この場合外部との接続用のメタライズ層及び
関連エミツタ接点窓の設計を特別なものとすれば
足りる。
選ぶことによりバイポーラトランジスタが占める
区域のエミツタ直列抵抗値の分布を所望通りにす
ることができる。それ故種々の集積回路内のトラ
ンジスタをカバーするにも単に半導体本体の表面
上の絶縁層に形成するエミツタ接点窓及びメタラ
イズ層用のマスクを異ならせるだけでよく、トラ
ンジスタの基本的レイアウトは変えないですむ。
これにより本発明半導体装置は殊に集積回路が既
に設計済みの要素から構成されている場合及び既
に設計済みの半導体構造が半導体本体内で隣接し
て配置される場合に使用するのに適したものとな
り、この場合外部との接続用のメタライズ層及び
関連エミツタ接点窓の設計を特別なものとすれば
足りる。
以下図面につき一実施例を拳げて本発明を詳細
に説明する。
に説明する。
図面は略図であつて寸法通りではない。殊に第
２図の断面図にあつては図面を簡明ならしめるた
め厚さ方向の寸法が誇張されている。なお同一導
電形の半導体領域には同一方向のハツチングを施
してある。また各図を通して対応する部分には対
応する符号を付してある。
２図の断面図にあつては図面を簡明ならしめるた
め厚さ方向の寸法が誇張されている。なお同一導
電形の半導体領域には同一方向のハツチングを施
してある。また各図を通して対応する部分には対
応する符号を付してある。
第１図乃至第３図に示す半導体装置はＰ形基板
１を具備する半導体本体を具え、このＰ形基板１
の上にｎ形エピタキシヤル層３を成長させ、これ
らのＰ形基板１とｎ形エピタキシヤル層３との間
に既知の態様でｎ形埋込み層２を形成したもので
ある。
１を具備する半導体本体を具え、このＰ形基板１
の上にｎ形エピタキシヤル層３を成長させ、これ
らのＰ形基板１とｎ形エピタキシヤル層３との間
に既知の態様でｎ形埋込み層２を形成したもので
ある。
この埋込み層２迄延在させたｎ形接点領域４に
よりｎ形エピタキシヤル層３内に３個の細長い指
状のコレクタ領域５を画成する。これらのコレク
タ領域５は接点領域４を介して接点に接続され
る。
よりｎ形エピタキシヤル層３内に３個の細長い指
状のコレクタ領域５を画成する。これらのコレク
タ領域５は接点領域４を介して接点に接続され
る。
また各コレクタ領域５内にＰ形ベース領域６を
形成し、各ベース領域６内にｎ形エミツタ領域７
を形成する。第１図及び第３図の平面図に示した
ように、ｎ形エミツタ領域７は各々の指状エミツ
タ８，９及び１０が各々が１個のサブトランジス
タを形成する同じような構造の部分が一列につな
がつたようになるように構成する。これらの（サ
ブ）トランジスタ構造部の各々でエミツタ領域７
はアクテイブエミツタ領域７ａ、エミツタ連結領
域７ｂ及びエミツタ接点領域７ｃを具える。エミ
ツタ領域、ベース領域、コレクタ領域は各々半導
体装置の表面上で関連導体トラツクを介して外部
と接続できるようにする。３個のコレクタ領域５
及び４個のコレクタ接点領域４は４個のコレクタ
接点窓１１ａ乃至１１ｄを介してコレクタメタラ
イズ層１１に接続する。ベース領域６はベース接
点窓１２ｃを介してベースメタライズ層１２に接
続するが、このベースメタライズ層１２は各指状
エミツタ８，９，１０毎に設けられ、各々２本の
導体トラツク１２ａと１２ｂとに分かれている。
そしてこれらのベースメタライズ層１２のパス１
２ａと１２ｂは通常の態様でｎ形エピタキシヤル
層３内に形成されたＰ形領域１６を介してベース
電極１７に電気的に接続する。最后にエミツタ領
域７はエミツタ接点窓１５を介してエミツタメタ
ライズ層１３に接続する。このエミツタメタライ
ズ層１３は３個の導体トラツク１３ａ，１３ｂ及
び１３ｃに分かれ、各指状エミツタ８，９及び１
０毎に１本の導体トラツクが設けられている。
形成し、各ベース領域６内にｎ形エミツタ領域７
を形成する。第１図及び第３図の平面図に示した
ように、ｎ形エミツタ領域７は各々の指状エミツ
タ８，９及び１０が各々が１個のサブトランジス
タを形成する同じような構造の部分が一列につな
がつたようになるように構成する。これらの（サ
ブ）トランジスタ構造部の各々でエミツタ領域７
はアクテイブエミツタ領域７ａ、エミツタ連結領
域７ｂ及びエミツタ接点領域７ｃを具える。エミ
ツタ領域、ベース領域、コレクタ領域は各々半導
体装置の表面上で関連導体トラツクを介して外部
と接続できるようにする。３個のコレクタ領域５
及び４個のコレクタ接点領域４は４個のコレクタ
接点窓１１ａ乃至１１ｄを介してコレクタメタラ
イズ層１１に接続する。ベース領域６はベース接
点窓１２ｃを介してベースメタライズ層１２に接
続するが、このベースメタライズ層１２は各指状
エミツタ８，９，１０毎に設けられ、各々２本の
導体トラツク１２ａと１２ｂとに分かれている。
そしてこれらのベースメタライズ層１２のパス１
２ａと１２ｂは通常の態様でｎ形エピタキシヤル
層３内に形成されたＰ形領域１６を介してベース
電極１７に電気的に接続する。最后にエミツタ領
域７はエミツタ接点窓１５を介してエミツタメタ
ライズ層１３に接続する。このエミツタメタライ
ズ層１３は３個の導体トラツク１３ａ，１３ｂ及
び１３ｃに分かれ、各指状エミツタ８，９及び１
０毎に１本の導体トラツクが設けられている。
エミツタ連結領域７ｂはベース領域６の、エミ
ツタ領域７内に位置し且つエミツタ接点窓１５と
ベース接点窓１２ｃとの間の表面に触れる部分６
ａにより境する。この部分６ａは指状エミツタ
８，９及び１０内の全ての（サブ）トランジスタ
構造部全部に対して少なくともほぼ同一とすると
好適である。こうすれば後述するようにエミツタ
直列抵抗を正確に調整できるレイアウトも簡単な
トランジスタが得られる。
ツタ領域７内に位置し且つエミツタ接点窓１５と
ベース接点窓１２ｃとの間の表面に触れる部分６
ａにより境する。この部分６ａは指状エミツタ
８，９及び１０内の全ての（サブ）トランジスタ
構造部全部に対して少なくともほぼ同一とすると
好適である。こうすれば後述するようにエミツタ
直列抵抗を正確に調整できるレイアウトも簡単な
トランジスタが得られる。
各指状エミツタの各（サブ）トランジスタ構造
部の各エミツタはエミツタ接点窓１５とエミツタ
導体トラツク（エミツタメタライズ層）とを介し
て外部に接続され、エミツタ接点窓１５の寸法に
より当該（サブ）トランジスタ構造部のエミツタ
のエミツタ直列抵抗が決まる。エミツタ接点窓を
例えば右端の指状エミツタ１０のエミツタ接点窓
１５ａのように非常に小さく選ぶと、その大きさ
及びエミツタ連結領域７ｂ迄の長さからして関連
トランジスタ構造部についてのエミツタ直列抵抗
が可成り高くなり、従つてエミツタ電流が小さく
なる。しかし、エミツタ接点窓を左端の指状エミ
ツタ８のエミツタ接点窓１５ｂのように可成り大
きくすると、その大きさ及びエミツタ連結領域７
ｂ迄の距離からして関連（サブ）トランジスタ構
造部のエミツタ直列抵抗が低くなり、この（サ
ブ）トランジスタ構造部を流れるエミツタ電流が
大きくなる。左端の指状エミツタ８のエミツタ接
点窓１５ｃのように２個の（サブ）トランジスタ
構造部に跨つて延在する程大きくとることもでき
る。こうすればこれらの（サブ）トランジスタ構
造部のエミツタ直列抵抗をそれだけ小さくするこ
とができる。
部の各エミツタはエミツタ接点窓１５とエミツタ
導体トラツク（エミツタメタライズ層）とを介し
て外部に接続され、エミツタ接点窓１５の寸法に
より当該（サブ）トランジスタ構造部のエミツタ
のエミツタ直列抵抗が決まる。エミツタ接点窓を
例えば右端の指状エミツタ１０のエミツタ接点窓
１５ａのように非常に小さく選ぶと、その大きさ
及びエミツタ連結領域７ｂ迄の長さからして関連
トランジスタ構造部についてのエミツタ直列抵抗
が可成り高くなり、従つてエミツタ電流が小さく
なる。しかし、エミツタ接点窓を左端の指状エミ
ツタ８のエミツタ接点窓１５ｂのように可成り大
きくすると、その大きさ及びエミツタ連結領域７
ｂ迄の距離からして関連（サブ）トランジスタ構
造部のエミツタ直列抵抗が低くなり、この（サ
ブ）トランジスタ構造部を流れるエミツタ電流が
大きくなる。左端の指状エミツタ８のエミツタ接
点窓１５ｃのように２個の（サブ）トランジスタ
構造部に跨つて延在する程大きくとることもでき
る。こうすればこれらの（サブ）トランジスタ構
造部のエミツタ直列抵抗をそれだけ小さくするこ
とができる。
斯様にエミツタ接点窓１５の寸法をしかるべく
設計するだけで、各（サブ）トランジスタ構造部
のエミツタ直列抵抗、従つて電流分布を選択で
き、これにより集積回路内でのトランジスタから
出る熱の分布を調整し、トランジスタが占める全
面に亘つて一様な温度分布が得られるようにでき
る。第１図乃至第３図の半導体装置では、バイポ
ーラトランジスタが占める区域の周辺部のエミツ
タ接点窓１５の方が上記区域の中心部に位置する
エミツタ接点窓よりも大きい。またエミツタ接点
窓１５の位置、形状及び寸法（従つてエミツタ直
列抵抗）を選ぶに当つてエミツタメタライズ層１
３での電圧降下を考慮に入れることもできる。即
ち、エミツタ接点窓１５の寸法はトランジスタの
動作時にエミツタメタライズ層１３内で生ずる電
圧降下を少なくとも一部補償するように選ぶこと
ができる。半導体本体がバイポーラトランジスタ
以外に他の放熱要素を具える場合は、これらの他
の放熱要素近傍に位置するエミツタ接点窓１５を
これらの他の放熱要素から離れて位置するエミツ
タ接点窓１５よりも小さくすることができる。従
つて、エミツタ接点窓１５の寸法、従つてエミツ
タ直列抵抗とトランジスタ内での温度分布を決め
るに当つて、半導体本体内でトランジスタに隣接
して位置する構造要素の温度の影響を考慮に入れ
ることができる。
設計するだけで、各（サブ）トランジスタ構造部
のエミツタ直列抵抗、従つて電流分布を選択で
き、これにより集積回路内でのトランジスタから
出る熱の分布を調整し、トランジスタが占める全
面に亘つて一様な温度分布が得られるようにでき
る。第１図乃至第３図の半導体装置では、バイポ
ーラトランジスタが占める区域の周辺部のエミツ
タ接点窓１５の方が上記区域の中心部に位置する
エミツタ接点窓よりも大きい。またエミツタ接点
窓１５の位置、形状及び寸法（従つてエミツタ直
列抵抗）を選ぶに当つてエミツタメタライズ層１
３での電圧降下を考慮に入れることもできる。即
ち、エミツタ接点窓１５の寸法はトランジスタの
動作時にエミツタメタライズ層１３内で生ずる電
圧降下を少なくとも一部補償するように選ぶこと
ができる。半導体本体がバイポーラトランジスタ
以外に他の放熱要素を具える場合は、これらの他
の放熱要素近傍に位置するエミツタ接点窓１５を
これらの他の放熱要素から離れて位置するエミツ
タ接点窓１５よりも小さくすることができる。従
つて、エミツタ接点窓１５の寸法、従つてエミツ
タ直列抵抗とトランジスタ内での温度分布を決め
るに当つて、半導体本体内でトランジスタに隣接
して位置する構造要素の温度の影響を考慮に入れ
ることができる。
第４図は指状エミツタの略式等価回路図を示
す。各（サブ）トランジスタ構造部はこの等価回
路図で２個のトランジスタ２０及び２１で表わ
し、各部の抵抗を３個の抵抗２２，２３及び２４
で表わす。トランジスタ２０は（サブ）トランジ
スタのアクテイブエミツタ領域７ａにより形成さ
れる部分を表わし、トランジスタ２１はエミツタ
接点領域７ｃにより形成される部分を表わす。抵
抗２２はエミツタ接点窓１５の直下に位置するエ
ミツタ接点領域７ｃとベース接点窓１２ｃ直下の
領域との間の抵抗を表わす。抵抗２３はエミツタ
接点窓１５の直下とアクテイブエミツタ領域７ａ
との間のエミツタ領域の抵抗であり、その抵抗値
はエミツタ接点窓１５の寸法又はエミツタ接点窓
１５のエミツタ連結領域７ｂに対する位置により
決まる。１５ｂのような１個の大きなエミツタ接
点窓の両端に代りに２個の小さな接点窓を設けて
も勿論１個の大きな接点窓と同じエミツタ直列抵
抗が得られる。抵抗２４は２個の順次のエミツタ
接点窓１５間のエミツタメタライズ層１３の抵抗
である。
す。各（サブ）トランジスタ構造部はこの等価回
路図で２個のトランジスタ２０及び２１で表わ
し、各部の抵抗を３個の抵抗２２，２３及び２４
で表わす。トランジスタ２０は（サブ）トランジ
スタのアクテイブエミツタ領域７ａにより形成さ
れる部分を表わし、トランジスタ２１はエミツタ
接点領域７ｃにより形成される部分を表わす。抵
抗２２はエミツタ接点窓１５の直下に位置するエ
ミツタ接点領域７ｃとベース接点窓１２ｃ直下の
領域との間の抵抗を表わす。抵抗２３はエミツタ
接点窓１５の直下とアクテイブエミツタ領域７ａ
との間のエミツタ領域の抵抗であり、その抵抗値
はエミツタ接点窓１５の寸法又はエミツタ接点窓
１５のエミツタ連結領域７ｂに対する位置により
決まる。１５ｂのような１個の大きなエミツタ接
点窓の両端に代りに２個の小さな接点窓を設けて
も勿論１個の大きな接点窓と同じエミツタ直列抵
抗が得られる。抵抗２４は２個の順次のエミツタ
接点窓１５間のエミツタメタライズ層１３の抵抗
である。
抵抗２２は抵抗２３よりも約500乃至1000倍抵
抗値が高い。従つて電流は主としてトランジスタ
２０及び抵抗２３を介して流れる。トランジスタ
２０及び２１の電流増幅率は約120である。
抗値が高い。従つて電流は主としてトランジスタ
２０及び抵抗２３を介して流れる。トランジスタ
２０及び２１の電流増幅率は約120である。
明らかに上述した実施例を基に本発明の範囲内
で多くの変型例を作ることができる。例えば、本
発明の実施例で全部の半導体領域の導電形を（同
時に）全部逆にすることができる。
で多くの変型例を作ることができる。例えば、本
発明の実施例で全部の半導体領域の導電形を（同
時に）全部逆にすることができる。
第１図は本発明半導体装置の平面図、第２図は
この−線に沿つて切つてみた断面図、第３図
は第１図の円で囲んだ部分の拡大平面図、第４
図は第１図乃至第３図の半導体装置の一部の等価
回路図である。 １……Ｐ形基板、２……ｎ形埋込み層、３……
ｎ形エピタキシヤル層、４……ｎ形コレクタ接点
領域、５……コレクタ領域、６……ベース領域、
７……ｎ形エミツタ領域、（７ａ……アクテイブ
エミツタ領域、７ｂ……エミツタ連結領域、７ｃ
……エミツタ接点領域）、８〜１０……指状エミ
ツタ、１１……コレクタメタライズ層（１１ａ〜
１１ｄ……コレクタ接点窓）、１２……メタライ
ズ層（１２ａ，１２ｂ……導体トラツク、１２ｃ
……ベース接点窓）、１３……エミツタメタライ
ズ層（１３ａ，１３ｂ，１３ｃ……導体トラツ
ク）、１５……エミツタ接点窓、１６……Ｐ形領
域、１７……ベース電極。
この−線に沿つて切つてみた断面図、第３図
は第１図の円で囲んだ部分の拡大平面図、第４
図は第１図乃至第３図の半導体装置の一部の等価
回路図である。 １……Ｐ形基板、２……ｎ形埋込み層、３……
ｎ形エピタキシヤル層、４……ｎ形コレクタ接点
領域、５……コレクタ領域、６……ベース領域、
７……ｎ形エミツタ領域、（７ａ……アクテイブ
エミツタ領域、７ｂ……エミツタ連結領域、７ｃ
……エミツタ接点領域）、８〜１０……指状エミ
ツタ、１１……コレクタメタライズ層（１１ａ〜
１１ｄ……コレクタ接点窓）、１２……メタライ
ズ層（１２ａ，１２ｂ……導体トラツク、１２ｃ
……ベース接点窓）、１３……エミツタメタライ
ズ層（１３ａ，１３ｂ，１３ｃ……導体トラツ
ク）、１５……エミツタ接点窓、１６……Ｐ形領
域、１７……ベース電極。
Claims (1)
- 【特許請求の範囲】 １ バイポーラトランジスタを具備する半導体本
体を具え、このバイポーラトランジスタが互に電
気的に並列なトランジスタ構造部から成り、この
トランジスタ構造部の少なくとも複数個が異なる
エミツタ直列抵抗の値を有し、上記バイポーラト
ランジスタが第１の導電形の半導体領域により形
成されたコレクタ領域と、このコレクタ領域と半
導体本体の表面とに接する第２の導電形のベース
領域と、上記表面にある絶縁層に形成した複数個
のベース接点窓を介して上記ベース領域に接触す
るベースメタライズ層と、上記ベース領域内に形
成される第１の導電形のエミツタ領域とを具え、
上記エミツタ領域がベース接点窓近傍に位置し且
つトランジスタ構造部のエミツタとなる複数個の
アクテイブエミツタ領域を具え、このエミツタ領
域が他に絶縁層に形成されたエミツタ接点窓を介
してエミツタメタライズ層に接続される複数個の
エミツタ接点領域と、このエミツタ接点領域と前
記アクテイブエミツタ領域とを互に連結する複数
個のエミツタ連結領域とを具える半導体装置にお
いて、少なくとも複数個のエミツタ接点窓の寸法
とエミツタ連結領域に対する位置とを異ならせる
ことにより当該トランジスタ構造部のエミツタ直
列抵抗の値を異ならせたことを特徴とする半導体
装置。 ２ バイポーラトランジスタが占める区域の周縁
近傍部に位置するエミツタ接点窓を該区域の中心
部に位置するエミツタ接点窓よりも大きくしたこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置。 ３ バイポーラトランジスタに加えて他の放熱要
素を設け、この放熱要素近傍に位置するエミツタ
接点窓をこの放熱要素から遠方に位置するエミツ
タ接点窓よりも小さくしたことを特徴とする特許
請求の範囲第１項記載の半導体装置。 ４ エミツタ接点窓の寸法をトランジスタの動作
時にエミツタメタライズ層内で生ずる電圧降下を
少なくとも一部補償できるように構成したことを
特徴とする特許請求の範囲第１項記載の半導体装
置。 ５ 前記エミツタ連結領域をベース領域の、エミ
ツタ領域内に位置し且つエミツタ接点窓とベース
接点窓との間の表面に接する部分により境したこ
とを特徴とする特許請求の範囲前記各項のいずれ
かに記載の半導体装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3017750A DE3017750C2 (de) | 1980-05-09 | 1980-05-09 | Halbleiterbauelement vom Planar-Epitaxial-Typ mit mindestens einem bipolaren Leistungstransistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS574158A JPS574158A (en) | 1982-01-09 |
| JPH0419705B2 true JPH0419705B2 (ja) | 1992-03-31 |
Family
ID=6101969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6706681A Granted JPS574158A (en) | 1980-05-09 | 1981-05-06 | Semiconductor device |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4689655A (ja) |
| JP (1) | JPS574158A (ja) |
| DE (1) | DE3017750C2 (ja) |
| FR (1) | FR2482369A1 (ja) |
| GB (1) | GB2075753B (ja) |
| IT (1) | IT1138316B (ja) |
| NL (1) | NL8102201A (ja) |
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Also Published As
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