DE3926886C2 - In Planartechnologie erstellter Großchip mit Schalttransistoren - Google Patents

In Planartechnologie erstellter Großchip mit Schalttransistoren

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Description

Stand der Technik
Die Erfindung betrifft einen in Planartechnologie erstellten Großchip mit Schalttransistoren nach dem Oberbegriff des An­ spruchs 1. Ein derartiger Großchip ist z. B. aus der DE-OS 19 65 407 bekannt.
Solche Chips enthalten schichtweise und teilweise durch Diffu­ sionen eingebrachte Kollektor-, Emitter- und Basisbereiche. Es ist bekannt, daß die in Umrichtermodulen zum Einsatz kommenden, in Planartechnologie hergestellten Schalttransisto­ ren für hohe Kollektorströme (typisch: 30 bis 150 A, kurzzei­ tig auch doppelter Nennstrom) und für im Schaltvorgang auch gleichzeitig auftretende hohe Kollektor-Emitterspannungen (größer 100 V) ausgelegt sein müssen.
Um die Sperrspannungsanforderungen (UCEO ≧ 1000 V, UCBO ≧ 1200 V) zu erfüllen, ist es notwendige Voraussetzung, daß der Restkollektor hinreichend dick und hochohmig ist (typisch: = 100 µm, ca. 100 Ohmcm).
Gleichzeitig sollen durch entsprechende Diffusionsbedingungen bei den Transistoren nur niedrige Wechselstromverstärkungswer­ te (ACHFE) erzeugt werden, um bekanntermaßen die Schaltzeiten (vor allem die Storage time ts) möglichst klein zu halten.
Weiter sollen die Stromdichten und damit die Leistungsdichten möglichst niedrig sein.
Die vorstehenden Anforderungen führen dazu, daß solche Schalt­ transistoren, um eine hinreichend große Gleichstromverstär­ kung zu erreichen (HFE < 100), selbst wenn sie in Darlington- oder Dreifachdarlingtonschaltung vorliegen, sehr große Chip­ flächen benötigen.
Zur Lösung dieses Problems ist es bekannt, große Chipflächen durch Parallelschaltung mehrerer, kleinerer Chips zu realisie­ ren. Diese Lösung ist aber in der Montage aufwendig und damit teuer.
Weiter ist es allgemein bekannt, in Leistungstransistorstruk­ turen für eine gegenseitige Anpassung Emitter-Widerstände vor­ zusehen (US-PS 4 656 496).
Aus der DE-OS 19 65 407 ist bekannt, bei Transistor- Halbleiteranordnungen, die für einen Betrieb mit hoher Leistung geeignet sind, Unstetigkeiten in der Elektrodenanordnung vorzusehen, die zur Stabilisierung der Stromdichte der Halbleiteranordnung dienen.
Aus der DE 33 29 241 A1 ist bekannt, Emittervorwiderstände mit einem positiven Temperaturkoeffizienten vorzusehen, um bei Temperaturänderungen eine Gegenkopplung zu erzielen.
Aufgabe der Erfindung ist es, einen Chip nach dem Oberbegriff des Anspruchs 1 bereitzustellen, der den o. g. Anforderungen genügt.
Diese Aufgabe wird durch einen Chip mit den Merkmalen des Anspruchs 1 gelöst.
Vorteile der Erfindung
Die erfindungsgemäße Struktur des Großchips führt dazu, daß über anpaßbare Emitter-Vorwiderstände die Stromgleichvertei­ lung wesentlich verbessert wird, so daß für hohe Ströme und Spannungen die Chipfläche nicht auf mehrere Chips aufgeteilt werden muß. Dadurch ergibt sich eine höhere Montagefreundlich­ keit mit geringeren Kosten.
Für die benötigte, optimale Stromgleichverteilung reicht ein Standard-Bipolar-Prozeß aus. Die geeignete Geometrie wird alleine mit den konventionellen Emitter-, Kontakt- und Metall­ masken erzeugt. Es sind somit keine zusätzlichen Prozeßschrit­ te und Fotomasken erforderlich.
Die zur Stabilisierung und Stromgleichverteilung erzeugten, unterschiedlich großen Emittervorwiderstände aus n+-Material zeichnen sich durch einen positiven Temperaturkoeffizienten aus. Lokale Aufheizungen bestimmter Emittergebiete führen zu einer Erhöhung der dort wirksamen Emitter-Vorwiderstände. Da­ durch koppeln sich die gefährdeten Gebiete ab, bis die Tempe­ ratur wieder abgenommen hat. Es ergibt sich somit über die Emitter-Vorwiderstände ein zusätzlicher, vorteilhafter Tempe­ raturregelmechanismus.
Bei Ausräumvorgängen mit negativer Basisansteuerung werden auch die inak­ tiven Emitterzonen durch die Flußcharakteristik der als Dioden wirkenden in p-Gebiet eingebetteten stark n-dotierten Gebiete erreicht. Dieses gleichmäßige Ausräumen bei Schaltvorgängen führt zu einer höheren Impulsfestigkeit.
Zeichnung
Die Erfindung wird anhand der Zeichnung näher erläutert.
Es zeigen:
Fig. 1 einen Ausschnitt aus der Oberflächenstruktur eines Transistors,
Fig. 2 Querschnitte aus der Transistorstruktur nach Fig. 1 entlang eines Emitterstreifens (a), eines Basisstrei­ fens (b) und einer Emitterleiterbahn (c),
Fig. 3 ein Schaltbild zur Transistorstruktur.
Ein p-dotiertes Basisgebiet 2 befindet sich in einem hochohmi­ gen Restkollektor 7. n+-dotierte Emittergebiete 1 sind strei­ fenförmig und in einem Abstand zueinander in das Basisgebiet eingebracht, so daß sich an der Oberfläche eine Anzahl neben­ einanderliegender Emitterstreifen 1 und Basisstreifen 2 er­ gibt (sh. Fig. 1 und 2a). Die n+-dotierten Emittergebiete sind bevorzugt 130 µm breit und liegen in einem Abstand von 100 µm voneinander entfernt.
Die Abb. 2a in Fig. 2 zeigt einen Querschnitt der Tran­ sistorstruktur entlang eines Emitterstreifens 1.
Die Abb. 2b in Fig. 2 zeigt einen Querschnitt der Tran­ sistorstruktur entlang eines Basisstreifens 2.
Entlang der Basisstreifen 2 sind in Querreihen Kontaktfenster KB angebracht, über die je eine quer zu den Basisstreifen 2 verlaufende Metalleiterbahn als Basisleiterbahn geführt ist (Pfeil mit Bezugszeichen 3 in Fig. 1). Diese Basisleiterbahn stellt den Kontakt an den Kontaktfenstern KB her und ist an der übrigen Oberfläche über Isolationsoxid geführt.
Entlang der Emitterstreifen 1 sind in ersten Emitterbereichen TA erste Kontaktfenster KEA und in zweiten Emitterbereichen TI zweite Kontaktfenster KEI eingebracht. Die Kontaktfenster KEA und KEI liegen dabei jeweils etwa in einer Reihe quer zur Richtung der Emitterstreifen 1.
Über die Reihe der zweiten Kontaktfenster KEI ist ebenfalls eine Metalleiterbahn als Emitterleiterbahn 4 geführt (sh. Pfeil mit Bezugszeichen 4 in Fig. 1). Die Abb. 2c aus Fig. 2 zeigt einen Querschnitt der Transistorstruktur entlang der Emitterleiterbahn 4.
Die ersten Kontaktfenster KEA sind dagegen jeweils nur mit einer Metallisierung 5 versehen, die nicht unmittelbar Verbin­ dung mit der Emitterleiterbahn 4 hat.
Im Bereich und zwischen den jeweiligen ersten und zweiten Kon­ taktfenster KEA und KEI wird eine Widerstandsschicht defi­ niert, durch die Emittervorwiderstände RVE gebildet werden. Diese Emittervorwiderstände RVE bzw. das Material für die Widerstandsschicht besteht aus dem gleichen n+-dotiertem Material wie der Ermitter.
Gleichzeitig mit dem Emitterprozeß ist ein schmales, langge­ strecktes ringförmiges Gebiet 6 aus n+-Material zwischen nebeneinanderliegenden Emitterstreifen 1 in das Basisgebiet 2 eingebracht. Ein ringförmiges Gebiet 6 liegt dabei jeweils im Bereich der Emitterleiterbahn 4 bzw. des zweiten Emitterbe­ reichs TI. Die ringförmigen, stark n-dotierten Gebiete 6 sind an ihren Schmal­ seiten jeweils mit zwei hintereinanderliegenden Basiskontakt­ fenstern KB und darüber mit den entsprechenden Basisleiter­ bahnen 3 verbunden.
In Fig. 3 ist das Schaltbild zur Transistorstruktur gezeigt, wobei zu ersehen ist, daß in der Leitung vom Transistorbe­ reich TA der Emitterwiderstand REV liegt, während die Verbin­ dung aus dem Emitterbereich TI direkt (zur Emitterleiterbahn 4) erfolgt. Das ringförmige Gebiet 6 entspricht in seiner Wirkung einer Ausräumdiode, die mit dem Bezugszeichen D in die Basisleitung zum Transistorbereich TI eingezeichnet ist.
Die dargestellte Anordnung hat folgende Funktion:
Der Großchip kann je nach Anforderungen als Einzeltransistor, in Darlingtonschaltung oder in Dreifachdarlington-Schaltung vorliegen, bei der alle Stufen (Vortreiber, Treiber, Lei­ stungstransistor), mindestens aber die letzte Stufe als Lei­ stungstransistor die für die Stromgleichverteilung erforder­ liche, erfindungsgemäße Anordnung besitzen soll.
Die Ursache für eine Stromungleichverteilung liegt größten­ teils in der ungleichmäßigen elektrischen Ankopplung verschie­ dener Transistorteilbereiche: Je nach Führung der Metalleiter­ bahnen in ihrer Länge und Breite von den externen Anschlüssen zu den Basis- und Emitterkontaktfenstern der entsprechenden Transistorteilbereiche ergeben sich unterschiedliche Span­ nungsabfälle, die in Reihe zur eigentlichen Emitter-Basis- Flußspannung der Transistorzelle liegen.
Um aufgrund dieser Tatsache eine Stromgleichverteilung für einen bestimmten Arbeitspunkt des Transistors zu erzwingen, müßte für jeden Transistorbereich (i) gelten:
/UMBi/ + /UMEi/ + /UEBi/ = konstant
mit
UMBi Gesamtspannungsabfall über der Basismetallisierung von der Quelle des Basisstroms bis zur Zelle i,
UMEi Gesamtspannungsabfall über der Emittermetallisierung von der Zelle i bis zum Emitteranschluß,
UEBi Flußspannung der EB-Strecke der Zelle i.
Auch bei einer gut gewählten Transistorgeometrie und individu­ ell angepaßten Metalleiterbahnen fallen immer die Störungen durch externe Anschlüsse (Bond-Lands) und die Transistorbe­ grenzungen (z. B. Chipränder) so stark ins Gewicht, daß das Gleichungssystem, das hinter der o. g. Formel steht, nicht lös­ bar ist. Praktisch ist somit die oben stehende Bedingung nicht realisierbar.
Erfindungsgemäß werden daher in einer speziellen Transistor­ struktur gezielt zusätzliche Emittervorwiderstände ausgebil­ det, die für jeden Transistorbereich individuell angepaßt wer­ den können. Diese Anpassung kann beispielsweise mit Hilfe eines Rechenprogramms erfolgen.
Damit ergibt sich nachfolgendes Gleichungssystem, das für einen Arbeitspunkt sehr gut erfüllbar ist:
/UMBi/ + /UMEi/ + RVEi . IEi + /UEBi/ = konstant
mit
RVEi Emittervorwiderstand der Zelle i
IEi Emitterstrom der Zelle i.
Entsprechend der vorstehend beschriebenen Struktur kommen die Basisleiterbahnen 3 vom Basisanschluß bzw. führen die Emitter­ leiterbahnen 4 zum Emitteranschluß. Der Basisstrom fließt über die Kontaktfenster KB in die Basisstreifen 2 und ver­ sorgt die dazwischenliegenden Bereiche der Emitterstreifen 1.
Der in diesen Bereichen erzeugte Emitterstrom kann aus den Kontaktfenstern KEA nicht unmittelbar zur Emitterleiterbahn 4 gelangen, da die Metallisierung 5 über den Kontaktfenstern KEA von der Leiterbahn 4 abgetrennt ist.
Der Emitterstrom muß jeweils über den Emittervorwiderstand RVE in die Emitterleiterbahn 4 fließen. Der Emittervorwider­ stand ist in seiner Größe im wesentlichen durch den Abstand und die Größe der Kontaktfenster KEA von den Kontaktfenstern KEI bestimmt. In Fig. 1 ist zu erkennen, daß das obere Kon­ taktfenster KEI in seiner Längserstreckung kleiner als bei­ spielsweise das untere Kontaktfenster KEI gewählt wurde, so daß entsprechend der Emittervorwiderstand RVE am oberen Emit­ terstreifen größer als am unteren Emitterstreifen ist.
Bei der Wahl einer hinreichenden Breite für die jeweilige Emitterleiterbahn 4 lassen sich die Abstände der Kontaktfen­ ster KEA und KEI und damit die Emittervorwiderstände RVE aller Transistorbereiche durch Variation von Lage und Länge der Kontaktfenster KEI individuell gemäß der vorstehenden Gleichung anpassen.
Die schmalen, eingebrachten ringförmigen Gebiete 6 sorgen dafür, daß die Emittervorwiderstände REV durch teilweise Ver­ sorgung mit Basisstrom nicht selber transistorisieren. Auf­ grund des nahen Abstands der ringförmigen Gebiete 6 zu den Emit­ terstreifen 1 wird verhindert, daß nennenswerter Basisstrom zu den unter der Emitterleiterbahn 4 liegenden Emitterbe­ reichen TI im Vorwärtsbetrieb fließen kann.
Durch die Anbindung der ringförmigen Gebiete 6 über die Basis­ kontaktfenster an die Basisleiterbahnen 3 wird erreicht, daß bei Schaltvorgängen, bei denen die Basis des Transistors mit negativer Basis-Emitter-Spannung ausgeräumt werden soll, die ringförmigen Gebiete 6 wie zusätzliche in Flußrichtung betriebe­ ne Ausräumdioden D wirken, die die inaktiven Transistorbe­ reiche TI bedienen.

Claims (2)

1. In Planartechnologie erstellter Großchip mit Schalttran­ sistoren mit Kollektor-, Emitter- und Basisgebieten sowie Emittervorwiderständen, bei dem sich ein p- dotiertes Basisgebiet (p; 2) in einem hochohmigen Restkollek­ tor (n-; 7) befindet, bei dem Emittergebiete (n+; 1) streifenförmig und in einem Abstand zueinander in das Basisge­ biet (p; 2) eingebracht sind, so daß sich an der Oberfläche eine Anzahl nebeneinanderliegender Emitterstreifen (n+; 1) und Basisstreifen (p; 2) ergeben, bei dem entlang der Basisstrei­ fen (p; 2) in Querreihen Kontaktfenster (KB) angebracht sind, über die je eine quer zu den Basisstreifen (p; 2) verlaufende Metalleiterbahn als Basisleiterbahn (3) an der Oberfläche über Isolationsoxid geführt ist, bei dem entlang der Emitterstrei­ fen (n+; 1) jeweils in ersten Emitterbereichen (TA) und zwei­ ten Emitterbereichen (TI) entsprechende erste Kontaktfenster (KEA) und zweite Kontaktfenster (KEI) eingebracht sind, wobei die Kontaktfenster (KEA und KEI) je in einer Reihe quer zur Richtung der Emitterstreifen (n+; 1) liegen, bei dem jeweils über die Reihe der zweiten Kontaktfenster (KEI) eine Metalleiter­ bahn als Emitterleiterbahn (4) an der Oberfläche über Isola­ tionsoxid geführt ist, bei dem die ersten Kontaktfenster (KEA) jeweils mit einer Metallisierung (5) versehen sind, die nicht unmittelbar Verbindung mit der Emitterleiterbahn (4) hat, bei dem im Bereich und zwischen den jeweiligen Kontaktfenstern (KEA und KEI) eine Widerstandsschicht definiert wird, durch die je nach Abstand und Form der Kontaktfenster (KEA und KEI) und Breite des zugehörigen Emitterstreifens (n+; 1) jeweils Emittervorwiderstände (RVE) anpaßbarer Größe gebildet werden, dadurch gekennzeichnet, daß die Emittergebiete n+-dotiert sind und mit dem Emitterprozeß gleichzeitig hergestellte schmale, langge­ streckte stark n-dotierte Gebiete (6) zwischen nebeneinanderliegenden Emitterstreifen (n+; 1) in das Basisge­ biet (p; 2) im Bereich der Emitterleiterbahn (4) und der zweiten Emitterbereiche (TI) angeordnet sind und daß die stark n-dotierten Gebiete (6) an ihren Schmalseiten Verbindung mit jeweils zwei hintereinanderliegenden Basis-Kontaktfenstern (KB) und damit mit den Basisleiterbahnen (3) haben.
2. Großchip nach Anspruch 1, dadurch gekennzeichnet, daß das Material für die Widerstandsschicht bzw. für die Emittervor­ widerstände (RVE) ein n+-dotiertes Material mit positivem Temperaturkoeffizienten ist und gleichzeitig mit dem Emitter­ prozeß hergestellt ist.
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