JPS64825B2 - - Google Patents

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JPS64825B2
JPS64825B2 JP53160273A JP16027378A JPS64825B2 JP S64825 B2 JPS64825 B2 JP S64825B2 JP 53160273 A JP53160273 A JP 53160273A JP 16027378 A JP16027378 A JP 16027378A JP S64825 B2 JPS64825 B2 JP S64825B2
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JP53160273A
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Jan Reimon Gureniiru Deideeru
Maruseru Anri Seguin Jan
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
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Publication of JPS64825B2 publication Critical patent/JPS64825B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
    • H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
    • H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 （技術分野） 本発明は表面に隣接する島状領域を有する半導
体本体を有し、該島状領域内に第１導電型のコレ
クタ領域と、この第１導電型とは反対の第２導電
型のベース領域と、第１導電型の少なくとも２個
のエミツタ領域とを有するトランジスタを設け、
本トランジスタは表面より見てベース領域がコレ
クタ領域の上側に位置し、エミツタ領域がベース
領域の上側に位置し、前記島状領域内に設けた第
２導電型の抵抗領域により形成される抵抗にベー
ス領域を接続し、前記抵抗領域はベース領域に隣
接していて、２つの接続部を有し、その第１接続
部にベース接点を設けてなる半導体装置に関する
ものである。
（従来技術） トランジスタのベーストラツク（通電路）中の
トランジスタと抵抗との組合せはECL型（エミ
ツタ結合ロジツク）のメモリ回路にとつて極めて
重要な意味を有する。これら回路、１つのメモリ
セル毎に互いに交差接続したベースおよびコレク
タ領域を有する２個のトランジスタを具える。こ
れらのトランジスタの両コレクタ領域は負荷素子
として作動する複数の抵抗を介して第１電源ライ
ンに接続し、また各トランジスタの１つのエミツ
タ領域は第２電源ラインに接続し、他のエミツタ
領域を読取／書込ラインに接続する。負荷抵抗が
他方のトランジスタのベース領域の延長として構
成されているメモリ回路は、例えば米国特許明細
書第4035784号に開示されている。この既知の装
置の複数のエミツタ領域は、ベース接点の両側に
位置し、かつベース接点と抵抗領域の第２接続部
を結ぶ線の両側に設けられている。各島状領域
の、実際上トランジスタ領域を形成するエミツタ
領域とベース接点領域を設ける部分は抵抗領域を
設ける島状領域の残りの部分より広い。
上述したタイプのメモリセルは通常、極めて大
きな数を組合せ共通の半導体本体上に設け、メモ
リマトリツクスを形成している。使用する半導体
材料の単位体積当りできる限り最大数のセルを配
設できるようにするためにはこれらのセル（また
は半分のセル）を可能な限り小さくすることが重
要である。更にまた、メモリマトリツクスのコン
パクトの程度は、セル、とくに島状領域の形状を
可能な限り規則正しく、かつ、有利なものとし、
これによつて半導体本体中の隣接する島状領域間
の不使用空間を最少にすることにより大幅に改善
できる。
（発明の目的と構成及び効果） 本発明の目的の１つは、上述したタイプの半導
体装置において、小型で比較的標準的な形状を有
し、集積半導体メモリの単位セルとして特に好適
な半導体装置を提供することである。
本発明は特に以下の事実の認識に基づいて成さ
れたものである。即ち前述の如くベース接点と抵
抗領域の第２接続部との間の中心線の両側にエミ
ツタ領域を設けるのではなく、ベース接点の両側
に、中心線に沿つて前後にエミツタ領域を設ける
ことにより大幅に面積の節約ができるという発見
にもとづいて得られたものである。
本発明半導体装置の特徴は特許請求の範囲に記
載の如くである。
実際上、上述の第１エミツタ領域を抵抗領域中
に形成すると、第１エミツタ領域は殆ど又は全く
余分な空間を占有することがないので、島状領域
の寸法を既知の装置と比べてかなり減少させるこ
とができる。更に抵抗領域の第２接続部から見
て、２個のエミツタ領域は、互いに並べる代わり
に、ベース接点の両側に互いに前後に設けられる
ので、多数のメモリセルを有する集積化した半導
体メモリの製造に特に好適な島状領域の形状が得
られる。
これによると寸法が小さく、付随する漂遊容量
が小さくなるため、装置の作動速度が高くなる利
点がある。
更にまた、抵抗領域と、分割した第１エミツタ
領域の前述の２個の副領域の両方がこの第１エミ
ツタ領域の区域で誘電体にするため、抵抗領域の
この区域における抵抗値は２個のエミツタ領域間
のチヤネル幅のみによつて、または少なくとも主
としてこのチヤネル幅によつて決定できる。ま
た、この幅は２個の副領域、抵抗領域および誘電
体の相互間の位置決めにおける許容値と無関係で
あるため、抵抗値の精度は、抵抗領域中に第１エ
ミツタ領域が存在することによつて全く影響を受
けないか、または少なくとも殆ど影響を受けなく
なる利点がある。
さらに説明を加えると、ベースおよびエミツタ
がベース領域の幅全体に亘つて横方向に延在され
ており、誘電体、例えば酸化物によつて横方向に
両方共画成されるトランジスタ自体は既知であ
る。しかしながら、かかるエミツタ構造は本発明
の対象とする半導体装置にとつては好適なもので
はない。その理由はこの場合、電流はエミツタの
下方を流れなければならないからである。多くの
既知構造の場合、抵抗領域のドーピング濃度は表
面から下方向へ向うに従つて急激に減少するの
で、この方向における抵抗率はかなり大幅に増大
し、このエミツタ構造を用いる場合、全体の抵抗
値は、半導体装置の好適作動に必要とする値より
高いものとなる。更にまた所謂“ピンチ”抵抗の
正確度は一般に極めて低い。
しかし本発明による半導体装置では、これらの
欠点を前述したように除去することができる。即
ち、第１エミツタ領域に間隙を形成し、これによ
つて抵抗を通じる電流用のチヤネルを形成するこ
とによつて、このエミツタ領域の区域においては
抵抗領域が主として表面で作動する通常の抵抗と
して作用し、上述の如くの“ピンチ”抵抗として
の作用を行わないことによる。
また、本発明によるエミツタ構造のエミツタ表
面は、エミツタ領域、抵抗領域および誘電体の相
互位置決めにおいて見られる位置合せ誤差にも無
関係である利点がある。
例えば、通常のpn絶縁のものとはことなり、
ベース領域および抵抗領域を島状部分を絶縁する
誘電体に直接に隣接させることができるので、
pn絶縁に比しより一層コンパクトな構造となる
誘電体による島状部分の絶縁の既知の利点を本発
明による装置でも得ることができる。
前述の第１エミツタ領域を２個以上の副領域に
分割することができ、この場合はこのうち、最も
外側の２個のみが誘電体に隣接する。
本発明の好適実施例の１つによれば、第１エミ
ツタ領域を２個の副領域に分割する。この実施例
において、図面とその説明から明らかな如く、副
領域上の接点窓および接点を、誘電体が部分的に
重なるように設けることができるので、副領域が
小さい場合に特に大きな利点が得られる。
この誘電体は、例えば側壁を所望に応じて絶縁
材料で被覆した溝または、全部若しくは部分的に
絶縁材料、例えば窒化珪素または酸化アルミニウ
ムを充填した溝で形成することができる。
他の好適実施例は、上述の誘電体を酸化珪素の
パターンによつて形成し、このパターンを半導体
本体中に少なく共その厚さの一部分が沈むように
する。この酸化珪素パターンは、既知の簡単な方
法で半導体本体を局部的に酸化することによつて
得ることができ、この場合半導体表面の隣接する
部分を酸化に対して窒化珪素層によつてマスクす
る。
本発明は用途を限定されるものではないが、と
くに上述したECLタイプの半導体メモリに対し
て有利であり、かつ極めて重要なものである。
（実施例） 以下図面を参照して本発明の実施例を説明す
る。
第２図及び第３図に示した半導体装置は、第１
導電型の基板１９を有し、その上側に同じ導電型
のエピタキシアル層１５を設ける。このエピタキ
シアル層１５は僅かにドープしてあり、例えば
7000Ω／□の桁の高いシート抵抗を有する。層１
５の表面層１４には、第１導電型を形成するドー
パントを拡散、またはイオンプランテーシヨンに
より導入して、その伝動度が僅かに高くなるよう
にする。この層１５と表面層１４とによつてトラ
ンジスタのベース領域５を形成する。このトラン
ジスタの周縁（線２，３で示む）に沿うように誘
電体（絶縁物）の酸化物１を設けて横方向の境界
を形成し、またエピタキシアル層１５の下側に
は、反対の導電型の不純物を多くドープした埋設
層１８のバルク体を設け、これによつて同じトラ
ンジスタのコレクタを形成する。
第２図中の実線２は表面における可視境界線を
示す。一方点線３は半導体のバルク体内の酸化物
１のパターンの境界に対応するものであり、これ
らが一致しておらず両線の位置の間に相違がある
のは、いわゆる「ハードビーク現象」によるもの
である。
酸化物１のパターンの周縁を示す線２，３と、
埋設層１８とによつてエピタキシアル層１５内の
島状領域を画成する。この島状領域は、前述の反
対導電型不純物で高度にドープした領域７を有す
る。この領域７は表面より埋設層１８まで下側に
延びており、コレクタ接触領域を形成する。
島状領域は抵抗として使用される部分を有して
おり、トランジスタのベースへの接続を形成す
る。この部分の端部にベースと同じ電導型不純物
を高濃度にドープした領域９を設ける。この領域
９は、領域９と、ベース接点４との間で島状領域
部分の一部により形成される抵抗の第２接続の接
点領域を形成する。表面層１４が、充分にドープ
されている場合には、この領域９は不必要であ
る。
前記トランジスタのエミツタは２つの表面領域
１２および１３で構成され、その厚さは前記表面
層１４の厚さと同程度であり、前記反対導電型に
高度にドープしてある。これらの２つの表面領域
１２と１３との間に残される空所に、このトラン
ジスタの重要な部分、すなわちエミツタ領域の連
続領域を形成する。エミツタの下側の表面層１４
の厚さは、エミツタ以外の部分の厚さと僅か異な
つている。これはエミツタドーパントのプツシユ
効果によるものである。
コレクタと、ベースと、エミツタとの接点と、
抵抗とは、置の表面を保護する酸化物層２０の窓
を通じて設けた図示を省略した金属層によつて形
成する。コレクタ接点用窓を６で示し、ベース接
点用窓を４で示し、エミツタ接点用窓を１０及び
１１で示してある。既知の誘電絶縁を有する半導
体装置の製造方法においては、表面酸化物層内の
接点窓は、拡散またはインプランテーシヨン用の
位置決めマスクによつて決定され、これらは部分
的に酸化物１のパターンとオーバーラツプする。
トランジスタのベースと直列となる抵抗は、エ
ピタキシアル層１５の一部、とくに窓４で画定さ
れるベース接点（または第１抵抗接点）と、窓８
で画成される抵抗接点（または第２抵抗接点）と
の間に位置する表面層１４の部分によつて形成さ
れる。概略的に云うと、３つの抵抗部分が存す
る。その１つはエミツタの領域のものであり、他
の２つはエミツタの両側に位置するものである。
エミツタの領域において、低抵抗層の幅が減少し
ていることは、この部分の抵抗を高くし、殆ど大
部分の抵抗をその個所に存せしめる。この部分
は、低抵抗の表面層１４の狭い表面部分が、高抵
抗の深さの深い部分と平行となつているものと考
えられ、前述の低抵抗の表面層１４の狭い表面部
分によつて主として抵抗値が定まる。
エミツタ領域１２及び１３を決定する窓１０及
び１１は、同じマスクによつて同時に製造でき、
これらは絶縁酸化物１のパターン上に突出して位
置する。従つて、エミツタ領域１２，１３間の距
離は正確に決定される。また領域１２，１３を画
成する絶縁酸化物１のパターンの周縁に対する領
域１２，１３の整合に例え誤差があつたとしても
全エミツタ面積がこれに応じて定められるという
こともなくなる。
第４図および第５図を参照して説明する半導体
装置はｐ型の基板４０を有する半導体本体中にお
ける集積回路素子に関するもので、この基板の上
側はｎ型のエピタキシアル層２８で被覆されてい
る。この素子は酸化珪素のパターン２１によつて
線２２，２３に沿つてその表面側を区画されてお
り、このパターン２１は本体４０，２８中に沈ん
でいると共に基板４０まで下方向に延在してお
り、このパターン２１によつてエピタキシアル層
中の島状部分を決定する。n+型の埋設領域４１
を基板４０と層２８との間に設ける（記号＋は
1017atom／cm3以上の高い濃度のドーピングを表
す）。この埋設領域４１は島全体の下側の基板４
０と層２８の間に延在させることが好ましいが、
これは必要条件ではない。埋設領域４１とエピタ
キシアル層２８によつてトランジスタのコレクタ
を構成する。このコレクタは更にn+型の領域３
４を有し、この領域３４は表面から埋設領域４１
まで下方向に延在し、コレクタの接点を形成す
る。
トランジスタのベースはｐ型の層３３を具え、
この層３３は表面に位置しており、500Ω／□の
シート抵抗を有する。
このトランジスタは２個のエミツタを有し、こ
れらエミツタはベース接点３６の両側に位置して
いる。一方の側のエミツタは、エミツタ２５であ
り、他方の側のエミツタは２個の別個の副領域２
９，３０によつて形成されるエミツタ２９，３０
である。ベース接点より見てこれら副領域２９，
３０は同じ側にあり、ｐ型層３３の連続部上に位
置している。このｐ型層３３の連続部は高シート
抵抗の層部分４３を具え、トランジスタのベース
トラツク中に直列抵抗を形成する。抵抗の端部は
ｐ型の表面領域２７を有し、この領域はｐ型層３
３と同様のものであり、この抵抗の接点を形成す
る。この抵抗の他方の接続部はベース接点３６に
よつて形成する。エミツタ２５と他方のエミツタ
２９，３０との表面領域は高度にドープしたn+
型の領域であり、これら領域は開孔２４，３８，
３７のそれぞれを経てイオンインプランテーシヨ
ンによつて形成するを可とする。これら開孔は窒
化珪素および酸化珪素のマスク層中に設けられた
ものであり、後には接点孔としても作用する。２
つのエミツタ副領域２９，３０によつてベース層
３３の狭い部分３１の幅が自由に決められ、この
幅は副領域２９，３０の相互離間距離によつて決
定され、これによつてベース接点３６と抵抗接点
をなす表面領域２７間の抵抗の一部を形成する。
ベース層３３と表面領域２７との間で表面の層部
分４３によつて6000Ω／□程度のシート抵抗を有
する高抵抗部分を形成する。
トランジスタのコレクタ、ベース、エミツタお
よび抵抗の接点（図示せず）を通常の方法によつ
て酸化物層４２中の窓内に設ける金属層により形
成することができ、この酸化物層４２は半導体本
体の表面を被覆する。コレクタ接点窓３５で、ベ
ース接点窓を３６で、エミツタ接点窓を２４，３
８，３７で、抵抗接点窓を２６で表す。
第４，５図を参照して説明した素子、または場
合により第２，３図を参照して説明した素子が第
２エミツタを具える場合、これら素子は、ECL
型の静止メモリのマトリツクス用のメモリセルの
同様の第２素子と一緒に形成することができる。
第６図はその様なメモリセルの平面図を表し、こ
れの回路図を第１図に示した。このメモリセルは
上述の素子を２個具えている。
これら両素子の側面は、線６３，６９に沿う個
所で酸化物５０によつて区画されている。前述の
例と同様に、これら素子は基板上に堆積したエピ
タキシアル層内に形成し、これら各素子は基板と
エピタキシアル層間に埋設したコレクタ領域を有
する。第６図に金属接続部も示してあるが、簡略
化のためにこれら接続部を透明のものと仮定す
る。トランジスタT1と抵抗R1から成る第１素子
に関しては、５９はトランジスタT1のコレクタ
の接点領域、７０はベースの接点領域で、５７は
第１エミツタの接点領域、６７と６８は第２エミ
ツタの２個の副領域の接点領域であり、６４は抵
抗の接点領域である。これと対応する第２素子の
接点領域は６１，６０，５８，６６，６２および
６５のそれぞれである。
金属接続部５５によつて２個の抵抗R1および
R2を所謂“ワードライン”（第１図のL3）に接続
し、このワードライン自身は既知のアドレス回路
を介して電源に接続される。また金属接続部５６
によつて２個のトランジスタの第２エミツタの分
割したエミツタ副領域を電流源Ｇ（第１図参照）
に接続する。トランジスタT1のコレクタをトラ
ンジスタT2のベースに金属接続部５３によつて
接続する。従つてこの接続部５３は抵抗R2に接
続される。また、トランジスタT2のコレクタを
トランジスタT1のベースに金属接続部５４によ
つて接続し、これは抵抗R1に接続される。金属
接続部５１によつてトランジスタT1の他方のエ
ミツタ（第１エミツタ）を読取／書込ライン（第
１図のL2）に接続し、金属接続部５２によつて
トランジスタT2の他方のエミツタをメモリマト
リツクスのメモリセルにおける同一列（コラム）
の他方の書込／読取ライン（第１図のL1）に接
続する。
本発明による集積回路またはメモリセルの製造
方法では、特別困難な問題も生じない。誘電体絶
縁による集積回路の製造は従来用いられている方
法で開始できる。例えば、ｐ型のシリコン基板か
ら出発するとき、まずn+型の埋設層で領域を形
成し、ｐまたはｎ型のエピタキシアル層をその上
に堆積する。従来のマスク法によつて、沈んだ酸
化物のパターンがエピタキシアル層中に形成さ
れ、これによつてエピタキシアル層中に島状部分
が規定される。
適当なマスクを介して拡散またはインプランテ
ーシヨンによつてn+コレクタ接点領域を形成す
ることができる。ｐ型の不純物のもう１つの表面
拡散を、トランジスタのベースおよび抵抗R1，
R2の端部に相当するマスクの孔を介して行うよ
うにする。上述の拡散をイオンインプランテーシ
ヨンで置換すると有利である。事実、このイオン
インプランテーシヨンによつてドーピング濃度の
制御が好適に行なえると共に、ECL技術の要求
に適合したシート抵抗を好適に制御できることが
知られている。例えば、ｐ型のイオンを注入した
ベース層は、それ自身の厚さが約1μmであるｐ型
のエピタキシアル層中において僅か0.25〜0.45μ
程度の厚さしか有しない。
後続の製造段階において、コレクタ、ベース、
エミツタおよび抵抗用の接点窓を、本体の表面を
被覆すると共に例えば窒化珪素および酸化珪素層
を具える表面活性層中に形成することができる。
エミツタ接点窓はまた前述のエミツタのインプラ
ンテーシヨン用としても作用する。
接続部は、フオトエツチングの後に金属を堆積
することによつて形成する。エミツタのインプラ
ンテーシヨンはベース表面層のインプランテーシ
ヨンより前に行うことが好ましい。イオン注入し
たエミツタは例えば0.2〜0.3μmの厚さを有する。
種々のマスク孔または窓を沈んだ酸化物パター
ンの上に突出することが好ましく、この酸化物は
不純物の拡散またはインプランテーシヨン工程中
にその誘電体（絶縁）特性を失わない。
（効果の重複記載） 以上のことによつて回路素子を極めて微少な寸
法および極めて高い集積密度で製造することが可
能となる。例えば、エミツタの２つの副領域間の
距離を4μmとすることができ、必要に応じて2μm
まで縮めることができる。また、対向して位置す
る絶縁側壁間の距離は10μmで、エミツタの幅は
上述の距離と直角方向に測つて4μmである。また
フオトエツチング法によつて種々のマスクの整列
許容値（1μm以内）が与えられ、開孔の寸法は
2μm程度となる。上述のマスクの整列許容値を考
慮して、エミツタの２つの領域が同一寸法となる
と共に、これらの領域が沈んだ酸化物パターンの
対向して位置する絶縁壁に対して対称に位置する
ように設けることが好ましい。
各工程に連続的に使用できる主マスクおよび部
分的レプリカマスクを用いる自己整合法で、領域
や孔の幾何学形状の精度を改善でき、集積密度を
増大させることができ、これらは従来既知の誘電
体絶縁物を有する集積回路に使用されているが、
高度の寸法規格が要求されるような本発明による
集積回路の製造にも同じく適用することが可能で
ある。
【図面の簡単な説明】
第１図は既知のECL型のメモリセルの回路図、
第２図は本発明による集積回路の一部分の平面
図、第３図は第２図の−線上の横断面図、第
４図は本発明による他の集積回路の一部分の平面
図、第５図は第４図の−線上の横断面図、第
６は本発明による集積化されたメモリの平面図で
ある。

Claims (1)

  1. 【特許請求の範囲】 １ 表面に隣接する島状領域を有する半導体本体
    を有し、該島状領域内に第１導電型のコレクタ領
    域と、この第１導電型とは反対の第２導電型のベ
    ース領域と、第１導電型の少なくとも２個のエミ
    ツタ領域とを有するトランジスタを設け、本トラ
    ンジスタは表面より見てベース領域がコレクタ領
    域の上側に位置し、エミツタ領域がベース領域の
    上側に位置し、前記島状領域内に設けた第２導電
    型の抵抗領域により形成される抵抗にベース領域
    を接続し、前記抵抗領域はベース領域に隣接して
    いて、２つの接続部を有し、その第１接続部にベ
    ース接点を設けてなる半導体装置において、 島状領域の側壁を誘電体によつて画成し、 第１エミツタ領域を前記ベース接点と抵抗領域
    の第２接続部との間に位置させ、かつ第２エミツ
    タ領域は、ベース接点の第２接続部より遠くに離
    れている側の上に位置させ、 少なくとも第１エミツタ領域が設けられている
    個所のベース領域が島状領域の幅を横切つて延在
    されていて、前記誘電体に隣接する如くなつてお
    り、 前記第１エミツタ領域は間隙を含んでおり、こ
    の間隙はベース接点と抵抗領域の第２接続部との
    間に電流を伝えるベース領域の導電チヤネル部分
    を有しており、この導電チヤネル部分は第１エミ
    ツタ領域を少なくとも２つの副領域に分割し、こ
    れら各副領域は前記誘電体の片側のみに隣接する
    如くしたことを特徴とする半導体装置。 ２ 前記第１エミツタ領域を２つの副領域のみに
    分割したことを特徴とする特許請求の範囲第１項
    記載の半導体装置。 ３ 前記２つの副領域をほぼ同一の大きさとする
    と共に、抵抗領域の２個の接続部間の中心線に対
    してほぼ対称に位置させたことを特徴とする特許
    請求の範囲第１項または第２項記載の半導体装
    置。 ４ 前記第２エミツタ領域および該領域の個所に
    おけるベース領域も前記島状領域の幅を横切つて
    延在されており、かつ前記誘電体に隣接している
    ことを特徴とする特許請求の範囲第１項記載の半
    導体装置。 ５ 前記第２エミツタ領域を前記島状領域の全横
    幅に亘つて延在する均質領域によつて形成したこ
    とを特徴とする特許請求の範囲第４項記載の半導
    体装置。 ６ 前記誘電体を、少なく共その厚さの一部分が
    前記半導体本体中に埋込んだ酸化珪素のパターン
    によつて形成したことを特徴とする特許請求の範
    囲第１項記載の半導体装置。 ７ 前記トランジスタおよび前記抵抗領域、（第
    １トランジスタおよび第１抵抗領域と称する）に
    よつてメモリセルの部分を形成し、このメモリセ
    ルは、前記第１トランジスタおよび第１抵抗領域
    とほぼ同一の第２トランジスタおよび第２抵抗領
    域を有し、これら第２トランジスタおよび第２抵
    抗領域を最初の島状領域と並んだ前記半導体本体
    の第２島状領域中に形成し、前記第１および第２
    トランジスタのベースおよびコレクタ領域を互い
    に交差接続し、前記抵抗領域の第２接続部を互い
    に接続し、かつ第１電源ラインに接続し、各トラ
    ンジスタのエミツタ領域の第１のものを第２電源
    ラインに接続すると共に、第２エミツタ領域を読
    取／書込ラインに接続したことを特徴とする特許
    請求の範囲第１項記載の半導体装置。 ８ 別個の副領域に分割した前記エミツタ領域を
    前記第２電源ラインに接続したことを特徴とする
    特許請求の範囲第７項記載の半導体装置。
JP16027378A 1977-12-30 1978-12-27 Semiconductor Granted JPS5497377A (en)

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NL184083C (nl) 1989-04-03
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GB2011714A (en) 1979-07-11
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