JPH04188242A - ２ポートメモリ制御回路 - Google Patents
２ポートメモリ制御回路Info
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- JPH04188242A JPH04188242A JP2317448A JP31744890A JPH04188242A JP H04188242 A JPH04188242 A JP H04188242A JP 2317448 A JP2317448 A JP 2317448A JP 31744890 A JP31744890 A JP 31744890A JP H04188242 A JPH04188242 A JP H04188242A
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- central control
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- control unit
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
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- 230000000694 effects Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、１個の２ボートメモリの内容を２つの中央
制御装置からアクセスする場合の２ポートメモリ制御回
路に関するものである。
制御装置からアクセスする場合の２ポートメモリ制御回
路に関するものである。
［従来の技術］
第３図は例えば特開昭５８−８６６５３号公報に示され
た従来のメモリ切替制御回路の構成図であり、図におい
て、１はメモリ切り替え制御部、１８はメモリ切り替え
制御部１からコントロールゲート５に入力される選択信
号、３は第１の中央制御装置１００からアドレスゲート
７０に入力されるアドレス信号、４は第１の中央制御装
置１００からデータゲート７に入力されているデータ信
号、９は第２の中央制御装置２００からアドレスゲート
７０に入力されるアドレス信号、１０は第２の中央制御
装置２００からデータゲート１３に入力されるデータ信
号、また、１４はメモリアドレス信号１５と共にメモリ
１６に入力されるメモリコントロール信号である。メモ
リコントロール信号１４が有意のときにメモリ１６には
メモリデータ信号１７が伝送される。また、３０はアド
レスゲート７０およびデータゲート７の選択信号、３２
は同しくアドレスゲート７０およびデータゲートＩ３の
選択信号である。さらに、２６はリプライ制御回路５０
の出力でリプライ信号、２７．５４はそれぞれ第１の中
央制御装置１００および第２の中央制御装置２００から
のメモリリクエスト信号、３３．５５は第１の中央制御
装置１００および第２の中央制御装置２００からのメモ
リコントロール信号、８９はＣＬＫ（クロック）、５２
はＣＬＫ信号である。
た従来のメモリ切替制御回路の構成図であり、図におい
て、１はメモリ切り替え制御部、１８はメモリ切り替え
制御部１からコントロールゲート５に入力される選択信
号、３は第１の中央制御装置１００からアドレスゲート
７０に入力されるアドレス信号、４は第１の中央制御装
置１００からデータゲート７に入力されているデータ信
号、９は第２の中央制御装置２００からアドレスゲート
７０に入力されるアドレス信号、１０は第２の中央制御
装置２００からデータゲート１３に入力されるデータ信
号、また、１４はメモリアドレス信号１５と共にメモリ
１６に入力されるメモリコントロール信号である。メモ
リコントロール信号１４が有意のときにメモリ１６には
メモリデータ信号１７が伝送される。また、３０はアド
レスゲート７０およびデータゲート７の選択信号、３２
は同しくアドレスゲート７０およびデータゲートＩ３の
選択信号である。さらに、２６はリプライ制御回路５０
の出力でリプライ信号、２７．５４はそれぞれ第１の中
央制御装置１００および第２の中央制御装置２００から
のメモリリクエスト信号、３３．５５は第１の中央制御
装置１００および第２の中央制御装置２００からのメモ
リコントロール信号、８９はＣＬＫ（クロック）、５２
はＣＬＫ信号である。
また、第４図は前記第３図における第１の中央制御装置
１００がメモリアクセスした場合のタイムチャートで、
図中第３図と同一符号は同一、または相当部分を示して
いる。また第４図のＰＯ〜Ｐ５、Ｐ ｎ−３〜Ｐｎは、
説明を容易とするため便宜上用いた記号である。
１００がメモリアクセスした場合のタイムチャートで、
図中第３図と同一符号は同一、または相当部分を示して
いる。また第４図のＰＯ〜Ｐ５、Ｐ ｎ−３〜Ｐｎは、
説明を容易とするため便宜上用いた記号である。
次に第３図及び第４図を用いて従来回路の動作例につい
て説明する。
て説明する。
まず、第１の中央制御装置１００がメモリアクセスする
場合、メモリリクエスト信号２７でアクセスが開始され
たときに第２の中央制御装置２００のメモリリクエスト
信号５４も有意” Ｈ”で、かつ第１の中央制御装置１
００のメモリコントロール信号３３が有意“Ｌ”になっ
たとき、第２の中央制御装置２００のメモリコントロー
ル信号５５も有意“Ｌ”になった状態を第４図に示して
いる。この場合、第１の中央制御装置１００のメモリコ
ントロール信号３３が有意“ジ′になると、第１の中央
制御袋Ｗ１００のアドレスデータ選択信号３０が有意に
なる。と同時に、メモリ切り替え制御部１内において第
２の中央制御装置２００のアドレスデータ選択信号３２
が有意になることを禁止する。そして、第１の中央制御
装置１００のコントロール選択信号１８を有意にする。
場合、メモリリクエスト信号２７でアクセスが開始され
たときに第２の中央制御装置２００のメモリリクエスト
信号５４も有意” Ｈ”で、かつ第１の中央制御装置１
００のメモリコントロール信号３３が有意“Ｌ”になっ
たとき、第２の中央制御装置２００のメモリコントロー
ル信号５５も有意“Ｌ”になった状態を第４図に示して
いる。この場合、第１の中央制御装置１００のメモリコ
ントロール信号３３が有意“ジ′になると、第１の中央
制御袋Ｗ１００のアドレスデータ選択信号３０が有意に
なる。と同時に、メモリ切り替え制御部１内において第
２の中央制御装置２００のアドレスデータ選択信号３２
が有意になることを禁止する。そして、第１の中央制御
装置１００のコントロール選択信号１８を有意にする。
また、第１の中央制御装置１００のアドレスデータ選択
信号３０がすでに有意であるため、第１の中央制御装置
ｆｌｏＯのアドレス信号３がアドレスゲート７０を通し
てメモリアドレス信号１５となり、メモリ１６のアドレ
スが選択される。また、第１の中央制御装置１００のデ
ータゲート７もその時同時に選択されているので第１の
中央制御装置１００のデータ信号４がメモリ１６に対し
て入出力可能状態となる。さらに、選択信号１８も有意
”Ｌ”であるため、コントロールゲート５を介して、メ
モリコントロール信号１４となり、メモＩＪ１６をアク
セスする。そしてメモリコントロール信号１４が有意“
Ｌ”になると、リプライ制御回路５０にて、一定時間後
、リプライ信号２６が有意”Ｌ”になる。
信号３０がすでに有意であるため、第１の中央制御装置
ｆｌｏＯのアドレス信号３がアドレスゲート７０を通し
てメモリアドレス信号１５となり、メモリ１６のアドレ
スが選択される。また、第１の中央制御装置１００のデ
ータゲート７もその時同時に選択されているので第１の
中央制御装置１００のデータ信号４がメモリ１６に対し
て入出力可能状態となる。さらに、選択信号１８も有意
”Ｌ”であるため、コントロールゲート５を介して、メ
モリコントロール信号１４となり、メモＩＪ１６をアク
セスする。そしてメモリコントロール信号１４が有意“
Ｌ”になると、リプライ制御回路５０にて、一定時間後
、リプライ信号２６が有意”Ｌ”になる。
第１の中央制御装置１００はリプライ信号２６が有意“
Ｌ”になるまで、ウェイト状態になっている。また、リ
プライ信号２６が一定時間後に有意になるのは、メモリ
１６自身のアクセス時間を考慮して強制的に第１の中央
制御装置１００がウェイト状態になるようにしているた
めである。リプライ信号２６が有意“Ｌ”になれば、第
１の中央制御装置１００はステートを移し、第１の中央
制御装置１００のメモリコントロール信号３３を無意“
Ｈ”にする。第１の中央制御装置！：１００のメモリコ
ントロール信号３３が無意“Ｈ”になれば、次のクロッ
クで選択信号Ｉ８も無意“Ｈｏ“になる。この時点（Ｐ
ｎ−２）で第１の中央制御装置１００のメモリアクセス
が終り、第２の中央制御装置２００のメモリリクエスト
信号５４の有意状態“Ｈ”から、第２の中央制御装置２
００のメモリアクセスが開始される。また、メモリコン
トロール信号１４はＰｎ−１で無意°“Ｈｏになり、リ
プライ信号２６もＰｎで無意“Ｈ″になる。
Ｌ”になるまで、ウェイト状態になっている。また、リ
プライ信号２６が一定時間後に有意になるのは、メモリ
１６自身のアクセス時間を考慮して強制的に第１の中央
制御装置１００がウェイト状態になるようにしているた
めである。リプライ信号２６が有意“Ｌ”になれば、第
１の中央制御装置１００はステートを移し、第１の中央
制御装置１００のメモリコントロール信号３３を無意“
Ｈ”にする。第１の中央制御装置！：１００のメモリコ
ントロール信号３３が無意“Ｈ”になれば、次のクロッ
クで選択信号Ｉ８も無意“Ｈｏ“になる。この時点（Ｐ
ｎ−２）で第１の中央制御装置１００のメモリアクセス
が終り、第２の中央制御装置２００のメモリリクエスト
信号５４の有意状態“Ｈ”から、第２の中央制御装置２
００のメモリアクセスが開始される。また、メモリコン
トロール信号１４はＰｎ−１で無意°“Ｈｏになり、リ
プライ信号２６もＰｎで無意“Ｈ″になる。
従来のメモリ切り替え制御回路は以上のように構成され
ているので、一方の中央制御装置がメモリアクセスを開
始した後アクセス完了するまでに、実際メモリがデータ
を入出力している時間はその間のごく一部である。しか
し一方の中央制御装置がその間メモリの占有権を独占し
ているため他の中央制御装置がメモリアクセスするまで
に時間がかかり速度が遅くなるという課題があった。
ているので、一方の中央制御装置がメモリアクセスを開
始した後アクセス完了するまでに、実際メモリがデータ
を入出力している時間はその間のごく一部である。しか
し一方の中央制御装置がその間メモリの占有権を独占し
ているため他の中央制御装置がメモリアクセスするまで
に時間がかかり速度が遅くなるという課題があった。
この発明は上記のような課題を解消するためになされた
もので、中央制御装置のマシンサイクルとは無関係に、
一方のメモリアクセスが終り次第他のメモリアクセスを
禁止できるようにした２ポートメモリ制御回路を得るこ
とを目的とする。
もので、中央制御装置のマシンサイクルとは無関係に、
一方のメモリアクセスが終り次第他のメモリアクセスを
禁止できるようにした２ポートメモリ制御回路を得るこ
とを目的とする。
この発明に係る２ポートメモリ制御回路は、−方の中央
制御装置がメモリをアクセスすると他方の中央制御装置
はメモリのアクセスができないようにするロック回路と
、そのロック回路に信号が入力される直前に２つの中央
制御装置のどちらからメモリのアクセスがあったかを判
別する判定回路と、メモリアクセスのためのタイミング
有意信号をタイミング回路から受け、一方の中央制御装
置にリプライ信号を送出するリプライ信号生成用フリッ
プフロップとを備えたものである。
制御装置がメモリをアクセスすると他方の中央制御装置
はメモリのアクセスができないようにするロック回路と
、そのロック回路に信号が入力される直前に２つの中央
制御装置のどちらからメモリのアクセスがあったかを判
別する判定回路と、メモリアクセスのためのタイミング
有意信号をタイミング回路から受け、一方の中央制御装
置にリプライ信号を送出するリプライ信号生成用フリッ
プフロップとを備えたものである。
〔作 用］
この発明における２ポートメモリ制御回路は、中央制御
装置がメモリアクセスを行った後、メモリの使用を解か
れるまでに該中央制御装置のマシンサイクルや中央制御
装置内のメモリコントロール信号入出力に関わる遅延時
間に煩わされることなく、中央制御装置がメモリをアク
セスし終ると直ちにメモリの占有権を解放するので、メ
モリアクセスの待ち時間が短縮される。
装置がメモリアクセスを行った後、メモリの使用を解か
れるまでに該中央制御装置のマシンサイクルや中央制御
装置内のメモリコントロール信号入出力に関わる遅延時
間に煩わされることなく、中央制御装置がメモリをアク
セスし終ると直ちにメモリの占有権を解放するので、メ
モリアクセスの待ち時間が短縮される。
以下、この発明の一実施例を図について説明する。第１
図に示す実施例においては、第１の中央制御装置ｆ１０
０は従来の回路と同様、リプライ信号にてメモリアクセ
スの終了処理を行うが、第２の中央制御装置２００はサ
イクリックにメモリアクセスを行い、リプライ信号以外
のリアルタイム剖り込みなどでメモリアクセスの終了を
行うものとする。図中、第３図と同一の部分は同一の符
号をもって示した第１図において、８０は中央制御袋Ｎ
ｌのメモリコントロール信号３３とメモリリクエスト信
号２７のＮＯＲゲート、７５はＮ。
図に示す実施例においては、第１の中央制御装置ｆ１０
０は従来の回路と同様、リプライ信号にてメモリアクセ
スの終了処理を行うが、第２の中央制御装置２００はサ
イクリックにメモリアクセスを行い、リプライ信号以外
のリアルタイム剖り込みなどでメモリアクセスの終了を
行うものとする。図中、第３図と同一の部分は同一の符
号をもって示した第１図において、８０は中央制御袋Ｎ
ｌのメモリコントロール信号３３とメモリリクエスト信
号２７のＮＯＲゲート、７５はＮ。
Ｒゲート８０の出力信号で第１の中央制御装置１００の
アクセス信号、８２は第１の中央制御装置１００のアク
セス信号７５とリプライ信号２６および第１の中央制御
装置１００のメモリリクエスト信号５４の３人力ＡＮＤ
ゲート、７９はその３人力ＡＮＤゲート８２の出力信号
でフリップフロップ８４のデータ入力に取り込まれる。
アクセス信号、８２は第１の中央制御装置１００のアク
セス信号７５とリプライ信号２６および第１の中央制御
装置１００のメモリリクエスト信号５４の３人力ＡＮＤ
ゲート、７９はその３人力ＡＮＤゲート８２の出力信号
でフリップフロップ８４のデータ入力に取り込まれる。
フリップフロップ８４は第２の中央制御装置２００のメ
モリアクセスが開始された後アクセスが完了するまで第
１の中央制御装置１００のメモリアクセスを禁止するロ
ック回路の機能を果たしている。
モリアクセスが開始された後アクセスが完了するまで第
１の中央制御装置１００のメモリアクセスを禁止するロ
ック回路の機能を果たしている。
８１はフリップフロップ８４の出力信号７７と第１の中
央制御装置１００のメモリリクエスト信号５４のＮＯＲ
ゲート、７８はそのＮＯＲゲート８１の出力信号で、フ
リップフロップ８３のデータ入力に取り込まれる。この
フリップフロップ８３は、フリップフロップ８４と同じ
く第２の中央制御装置２００のメモリアクセスが開始さ
れた後アクセスが完了するまで第１の中央制御装置１０
０のメモリアクセスを禁止するロック回路の機能を果た
している。８６は第１の中央制御装置１００のタイミン
グ回路で、フリップフロップ８４の出力信号７７を受け
てアドレスおよびデータ入出力のタイミング信号を生成
し、第１の中央制御袋Ｗ１００のタイミング信号７４を
出力する。
央制御装置１００のメモリリクエスト信号５４のＮＯＲ
ゲート、７８はそのＮＯＲゲート８１の出力信号で、フ
リップフロップ８３のデータ入力に取り込まれる。この
フリップフロップ８３は、フリップフロップ８４と同じ
く第２の中央制御装置２００のメモリアクセスが開始さ
れた後アクセスが完了するまで第１の中央制御装置１０
０のメモリアクセスを禁止するロック回路の機能を果た
している。８６は第１の中央制御装置１００のタイミン
グ回路で、フリップフロップ８４の出力信号７７を受け
てアドレスおよびデータ入出力のタイミング信号を生成
し、第１の中央制御袋Ｗ１００のタイミング信号７４を
出力する。
また、第１の中央制御装置１００のタイミング信号７４
はリプライ信号生成用フリ・７プフロツプ８７のクロッ
ク入力にも取り込まれ、第１の中央制御装置１００およ
び３人力ＡＮＤゲート８２にリプライ信号２６が入力さ
れる。８５は第２の中央制御装置２００のタイミング回
路で、第１の中央制御装置１００のタイミング回路８６
と同じくフリップフロップ８３の出力信号７６を受けて
タイミング信号を生成し、第２の中央制御装置２００の
タイミング信号７３を出力する。８８はコントロールゲ
ートで、第２の中央制御装置２００のメモリリクエスト
信号５４、メモリコントロール信号５５、第１の中央制
御装置１００のメモリリクエスト信号２７、メモリコン
トロール信号３３、第１の中央制御装置１００のタイミ
ング信号７４、第２の中央制御装置２００用タイミング
信号７３を受けて第１の中央制御装置１ｏ。
はリプライ信号生成用フリ・７プフロツプ８７のクロッ
ク入力にも取り込まれ、第１の中央制御装置１００およ
び３人力ＡＮＤゲート８２にリプライ信号２６が入力さ
れる。８５は第２の中央制御装置２００のタイミング回
路で、第１の中央制御装置１００のタイミング回路８６
と同じくフリップフロップ８３の出力信号７６を受けて
タイミング信号を生成し、第２の中央制御装置２００の
タイミング信号７３を出力する。８８はコントロールゲ
ートで、第２の中央制御装置２００のメモリリクエスト
信号５４、メモリコントロール信号５５、第１の中央制
御装置１００のメモリリクエスト信号２７、メモリコン
トロール信号３３、第１の中央制御装置１００のタイミ
ング信号７４、第２の中央制御装置２００用タイミング
信号７３を受けて第１の中央制御装置１ｏ。
の選択信号１９、第２の中央制御装置２００の選択信号
２１、メモリコントロール信号１４を出力し、メモリデ
ータの入出力をコントロールする。
２１、メモリコントロール信号１４を出力し、メモリデ
ータの入出力をコントロールする。
（ここで、フリップフロップ８３．８４をまとめてロッ
ク回路と呼称し、ＮＯＲゲート８０．８１と３人力ＡＮ
Ｄゲート８２とをまとめて判別回路と呼称する。） また第２図は、前記第１図において第１の中央制御装置
１００がメモリアクセスした場合のタイムチャートで、
第１図と同一の部分は同一の符号をもって示している。
ク回路と呼称し、ＮＯＲゲート８０．８１と３人力ＡＮ
Ｄゲート８２とをまとめて判別回路と呼称する。） また第２図は、前記第１図において第１の中央制御装置
１００がメモリアクセスした場合のタイムチャートで、
第１図と同一の部分は同一の符号をもって示している。
次に、本発明の動作について以下説明する。第１の中央
制御装置１００がメモリアクセスする場合を第１図と第
２図に基づいて説明する。
制御装置１００がメモリアクセスする場合を第１図と第
２図に基づいて説明する。
メモリアクセスする場合、第１の中央制御装置１００が
先にアクセスを開始し、後から第２の中央制御装置２０
０がアクセスしたときにこの回路の特徴が出るので、第
１の中央制御装置１００が、 先にアクセスするよう
にタイミングを設定した（第２図）。
先にアクセスを開始し、後から第２の中央制御装置２０
０がアクセスしたときにこの回路の特徴が出るので、第
１の中央制御装置１００が、 先にアクセスするよう
にタイミングを設定した（第２図）。
まず、第１の中央制御装置１００のメモリコントロール
信号３３、第１の中央制御装置１００のメモリリクエス
ト信号２７が共に有意になったとき（ＰＩ）、ＮＯＲゲ
ート８０の出力である第１の中央制御装置１００のアク
セス信号７５が有意”’Ｈ”！こなり、その時リプライ
信号２６は無意”Ｈ”、第２の中央制御装置２００のメ
モリリクエスト信号５４も無意“Ｌ”であるため、３人
力ＡＮＤゲート８２の出カフ９は有意°“Ｈ”４こなっ
てフリップフロップ８４のデータ入力に入力される。フ
リップフロップ８４の出力信号７７は次のクロックの立
ち上がりのタイミングで有意” Ｈ”になる。そして、
フリップフロップ８４の出力信号７７が有意°“Ｈ”に
なったタイミング（Ｐ２）で、もしこれ以降第２の中央
制御装置２００のメモリアクセスが行われても、ＮＯＲ
ゲート８１で信号７７により第２の中央制御装置２００
のメモリリクエスト信号５４の有意“Ｈ”がロックされ
、第２の中央制御装置２００のメモリアクセスが禁止さ
れる。次に、第１の中央制御装置１００用のタイミング
回路８６のリセットが信号７７の有意信号”Ｈ”によっ
て外されるので第１の中央制御装置１００用のタイミン
グ回路８６は第１の中央制御装２１００用のタイミング
信号７４の有意信号“Ｌ”を一定時間コントロールゲー
ト８日に出力し、メモリコントロール信号１４が有意お
よび第１の中央制御装置１００の選択信号１９が有意に
なり、第１の中央制御装置１００のアドレス信号３３が
アドレスゲート７０を通してメモリアドレスとなり、−
メモリ１６が選択される。そして、第１の中央制御装置
１００のデータ信号４がメモリ１６に対して入出力可能
となる。ところで、第１の中央制御装置１００のタイミ
ング回路８６から出力された第２の中央制御装置２００
のタイミング信号７４はリプライ信号生成用フリップフ
ロップ８７のクロック入力に入力され、その立ち上がり
でリプライ信号２６が有意“Ｌ”にセットされる。−船
釣にはこのとき３人力ＡＮＤゲート８２の出力信号７９
も無意“Ｌ”となってフリップフロップ８４のデータ入
力に入力される。ただし今回は第２の中央制御装置２０
０のメモリリクエスト信号５４が、このとき既に有意“
Ｈ”どなっている設定なので信号７９はＰ３より引き続
き無意°°Ｌ゛である。また、この信号７９の無意′“
Ｌ”により、第１の中央制御装置１００に対するメモリ
アクセス禁止のロックがかかった状態になる。Ｐ５で第
１の中央制御装置１００タイミング信号７４は無意“Ｈ
′′になるのでフリップフロップ８４の出力信号７７は
次のタイミングＰ６で無意“Ｌ”となる。すると信号７
７の有意信号“Ｈ”によりロック状態であったＮＯＲゲ
ート８１が解放され、第２の中央制御装置２００のメモ
リリクエスト５４は有意゛Ｌ”なので、有意信号“°Ｈ
″を出力（７６）する。この信号７６のリセット解除に
より前述の第２の中央制御装置２００によるメモリアク
セスと同じように第１の中央制御装置１００のメモリア
クセスが行われる。すなわち、このＰ６以後、任意に第
２の中央制御語！２００がメモリアクセスを行うことが
できる。
信号３３、第１の中央制御装置１００のメモリリクエス
ト信号２７が共に有意になったとき（ＰＩ）、ＮＯＲゲ
ート８０の出力である第１の中央制御装置１００のアク
セス信号７５が有意”’Ｈ”！こなり、その時リプライ
信号２６は無意”Ｈ”、第２の中央制御装置２００のメ
モリリクエスト信号５４も無意“Ｌ”であるため、３人
力ＡＮＤゲート８２の出カフ９は有意°“Ｈ”４こなっ
てフリップフロップ８４のデータ入力に入力される。フ
リップフロップ８４の出力信号７７は次のクロックの立
ち上がりのタイミングで有意” Ｈ”になる。そして、
フリップフロップ８４の出力信号７７が有意°“Ｈ”に
なったタイミング（Ｐ２）で、もしこれ以降第２の中央
制御装置２００のメモリアクセスが行われても、ＮＯＲ
ゲート８１で信号７７により第２の中央制御装置２００
のメモリリクエスト信号５４の有意“Ｈ”がロックされ
、第２の中央制御装置２００のメモリアクセスが禁止さ
れる。次に、第１の中央制御装置１００用のタイミング
回路８６のリセットが信号７７の有意信号”Ｈ”によっ
て外されるので第１の中央制御装置１００用のタイミン
グ回路８６は第１の中央制御装２１００用のタイミング
信号７４の有意信号“Ｌ”を一定時間コントロールゲー
ト８日に出力し、メモリコントロール信号１４が有意お
よび第１の中央制御装置１００の選択信号１９が有意に
なり、第１の中央制御装置１００のアドレス信号３３が
アドレスゲート７０を通してメモリアドレスとなり、−
メモリ１６が選択される。そして、第１の中央制御装置
１００のデータ信号４がメモリ１６に対して入出力可能
となる。ところで、第１の中央制御装置１００のタイミ
ング回路８６から出力された第２の中央制御装置２００
のタイミング信号７４はリプライ信号生成用フリップフ
ロップ８７のクロック入力に入力され、その立ち上がり
でリプライ信号２６が有意“Ｌ”にセットされる。−船
釣にはこのとき３人力ＡＮＤゲート８２の出力信号７９
も無意“Ｌ”となってフリップフロップ８４のデータ入
力に入力される。ただし今回は第２の中央制御装置２０
０のメモリリクエスト信号５４が、このとき既に有意“
Ｈ”どなっている設定なので信号７９はＰ３より引き続
き無意°°Ｌ゛である。また、この信号７９の無意′“
Ｌ”により、第１の中央制御装置１００に対するメモリ
アクセス禁止のロックがかかった状態になる。Ｐ５で第
１の中央制御装置１００タイミング信号７４は無意“Ｈ
′′になるのでフリップフロップ８４の出力信号７７は
次のタイミングＰ６で無意“Ｌ”となる。すると信号７
７の有意信号“Ｈ”によりロック状態であったＮＯＲゲ
ート８１が解放され、第２の中央制御装置２００のメモ
リリクエスト５４は有意゛Ｌ”なので、有意信号“°Ｈ
″を出力（７６）する。この信号７６のリセット解除に
より前述の第２の中央制御装置２００によるメモリアク
セスと同じように第１の中央制御装置１００のメモリア
クセスが行われる。すなわち、このＰ６以後、任意に第
２の中央制御語！２００がメモリアクセスを行うことが
できる。
以上のようにこの発明によれば、リプライ信号生成用フ
リップフロップ回路からのリプライ信号を一方の中央制
御装置に入力すると同時に、判別回路を経てロック回路
にフィードバックし、中央制御装置のマシンサイクルと
は無関係に前記一方の中央制御装置のメモリアクセスが
終ると直ちに他方のメモリアクセス禁止を解除できるよ
うにしたので、メモリアクセスの待ち時間が短縮されて
２ポートメモリアクセスの高速化を図ることができる効
果がある。
リップフロップ回路からのリプライ信号を一方の中央制
御装置に入力すると同時に、判別回路を経てロック回路
にフィードバックし、中央制御装置のマシンサイクルと
は無関係に前記一方の中央制御装置のメモリアクセスが
終ると直ちに他方のメモリアクセス禁止を解除できるよ
うにしたので、メモリアクセスの待ち時間が短縮されて
２ポートメモリアクセスの高速化を図ることができる効
果がある。
第１図はこの発明の一実施例による２ポートメモリ制御
回路のブロック構成図、第２図は第１図の動作順序を示
すタイムチャート、第３図は従来の２ポートメモリ制御
回路のブロック構成図、第４図は第３図の動作順序を示
すタイムチャートである。 図において、１６はメモリ、８０．８１はＮＯＲゲート
、 ８２は３人力ＡＮＤゲート、８３゜８４はフリップ
フロップ、８５．８６はタイミング回路、８７はリプラ
イ信号生成用フリップフロップである。 なお、図中、同一符号は同一、または相当部分を示す。
回路のブロック構成図、第２図は第１図の動作順序を示
すタイムチャート、第３図は従来の２ポートメモリ制御
回路のブロック構成図、第４図は第３図の動作順序を示
すタイムチャートである。 図において、１６はメモリ、８０．８１はＮＯＲゲート
、 ８２は３人力ＡＮＤゲート、８３゜８４はフリップ
フロップ、８５．８６はタイミング回路、８７はリプラ
イ信号生成用フリップフロップである。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- １個のメモリを２つの中央制御装置からアクセスする
際の制御を行う２ポートメモリ制御回路において、前記
２つの中央制御装置のうちの一方の中央制御装置が前記
メモリをアクセスしているときには、前記中央制御装置
のうちの他方の中央制御装置の前記メモリのアクセスを
禁止するロック回路と、前記ロック回路の前段に設けら
れ、前記２つの中央制御装置のいずれが前記メモリをア
クセスしたかを判別する判別回路と、前記ロック回路か
らの有意信号を受け、メモリアクセスのためのタイミン
グを生成するタイミング回路と、前記タイミング回路の
有意信号を受け、前記一方の中央制御装置にリプライ信
号を送信するリプライ信号生成用フリップフロップとを
備えたことを特徴とする２ポートメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317448A JPH04188242A (ja) | 1990-11-21 | 1990-11-21 | ２ポートメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317448A JPH04188242A (ja) | 1990-11-21 | 1990-11-21 | ２ポートメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188242A true JPH04188242A (ja) | 1992-07-06 |
Family
ID=18088337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2317448A Pending JPH04188242A (ja) | 1990-11-21 | 1990-11-21 | ２ポートメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128689A (en) * | 1997-04-14 | 2000-10-03 | Hms Fieldbus Systems Ab | System for exchanging data through data memory area of common memory in synchronous and asynchronous modes |
-
1990
- 1990-11-21 JP JP2317448A patent/JPH04188242A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128689A (en) * | 1997-04-14 | 2000-10-03 | Hms Fieldbus Systems Ab | System for exchanging data through data memory area of common memory in synchronous and asynchronous modes |
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