JPH04186868A - 半導体装置の多層配線形成方法 - Google Patents
半導体装置の多層配線形成方法Info
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- JPH04186868A JPH04186868A JP31689790A JP31689790A JPH04186868A JP H04186868 A JPH04186868 A JP H04186868A JP 31689790 A JP31689790 A JP 31689790A JP 31689790 A JP31689790 A JP 31689790A JP H04186868 A JPH04186868 A JP H04186868A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、多層配
線形成方法に関する。
線形成方法に関する。
従来の多層配線形成方法は、第２図に示すごとく、下層
配線１ａを形成した後、層間絶縁膜４を堆積し次に上層
配線との接続部をエツチングにより開口し、スルーホー
ル７を形成する。さらに、上層配線６を堆積形成するこ
とにより層間接続を得る方法となっていた。
配線１ａを形成した後、層間絶縁膜４を堆積し次に上層
配線との接続部をエツチングにより開口し、スルーホー
ル７を形成する。さらに、上層配線６を堆積形成するこ
とにより層間接続を得る方法となっていた。
口発明が解決しようとする課題〕
上述した従来の多層配線形成方法は、層間絶縁膜４にス
ルーホール７を開口し、下層配線１ａを露出した後上層
配線６を埋め込む方法となっているので上層配線６を形
成する際、層間絶縁膜４の厚さ相当のスルーホール段差
が生じ、この段差によりスルーホール壁部（第２図７ａ
）の配線膜が薄くなり、段切れによる導通不良子、信頼
性の低下が生じるという欠点があった。また、配線の微
細化を進めるてこの段差改善が必要不可欠となってきて
いる。
ルーホール７を開口し、下層配線１ａを露出した後上層
配線６を埋め込む方法となっているので上層配線６を形
成する際、層間絶縁膜４の厚さ相当のスルーホール段差
が生じ、この段差によりスルーホール壁部（第２図７ａ
）の配線膜が薄くなり、段切れによる導通不良子、信頼
性の低下が生じるという欠点があった。また、配線の微
細化を進めるてこの段差改善が必要不可欠となってきて
いる。
上述した従来の多層配線形成方法では、スルーホール段
差を上層配線の埋め込みにより接続を得る方法となって
いたが本発明では下層配線のスルーホール部にあらかじ
め、スルーホールマスクと電解メッキ処理により金属膜
による凸部を形成し、さらに層間絶縁膜形成の際公知の
平坦化技術により、スルーホール部（金属メッキ膜凸部
）上を他の配線上より薄く形成することによりスルーホ
ール形成時の段差を緩和し、上層配線のスルーホール壁
部膜厚の減小をおさえていわゆるステップカバレッジを
改善することを備えている。
差を上層配線の埋め込みにより接続を得る方法となって
いたが本発明では下層配線のスルーホール部にあらかじ
め、スルーホールマスクと電解メッキ処理により金属膜
による凸部を形成し、さらに層間絶縁膜形成の際公知の
平坦化技術により、スルーホール部（金属メッキ膜凸部
）上を他の配線上より薄く形成することによりスルーホ
ール形成時の段差を緩和し、上層配線のスルーホール壁
部膜厚の減小をおさえていわゆるステップカバレッジを
改善することを備えている。
次に本発明について図面を参照して説明する。
第１図ＡからＧは、本発明の実施例の工程断面図である
。第１図Ａは、半導体基板（図示せず）上において、ス
パッパ等により１μｍ厚程度板着形成されたアルミニウ
ム並ひにチタンあるいはタングステンなどの積層された
（堆積構造図示せず）下層導電膜１を示す。第１図Ｂは
、下層導電膜１上にフォト・レジスト２を塗布した後、
上層配線トの接続に用いられるスルーホールマスクパタ
ーンを公知のフォト・リンクラフイー技術によりパター
ニングしスルーホール部のフォト・レジスト２を開口し
た工程を示す。第１図Ｃは前記フォト・レジスト２をマ
スクとし、下層導電膜１を電極として、電解メッキ法等
により、たとえは銅又は金なとからなる金属メッキ膜３
を厚さ０．６μｍ程度スルーホール部のみ選択的に形成
した工程を示す。第１図りは、前記フォト・レジスト２
を除去した後、下層導電膜１をフォト・リンクラフイー
技術により必要な任意の配線としてパターンニンクしく
配線パターン面は図示せず）下層配線１ａを形成した工
程を示す。第１図Ｅは、前記下層配線ｌａ上に、たとえ
ば酸化膜等からなる層間絶縁膜４をシリカ塗布法あるい
はエッチハック法等の公知の平坦化技術を施こし、スル
ーホール部の金属メッキ膜３上は薄く （約０．６μｍ
）、かつ、下層配線１上は、およそ１μｍ厚程変心形成
した工程を示す。第１図Ｆは、前記層間絶縁膜４上にフ
ォト・レジスト５を塗布し、前スルーホールマスクパタ
ーンと同一マスクを用い再度フォト・リソグラフィー技
術により、パターンニンクしスルホール部の層間絶縁膜
４を金属メッキ膜３が露出するまでエツチング開口した
工程を示す。第１図Ｇは、前記フォト・レジスト５を除
去した後、アルミニウムなどからなる導電膜を１μｍ程
度被着し、上層配線６を形成した工程を示す。
。第１図Ａは、半導体基板（図示せず）上において、ス
パッパ等により１μｍ厚程度板着形成されたアルミニウ
ム並ひにチタンあるいはタングステンなどの積層された
（堆積構造図示せず）下層導電膜１を示す。第１図Ｂは
、下層導電膜１上にフォト・レジスト２を塗布した後、
上層配線トの接続に用いられるスルーホールマスクパタ
ーンを公知のフォト・リンクラフイー技術によりパター
ニングしスルーホール部のフォト・レジスト２を開口し
た工程を示す。第１図Ｃは前記フォト・レジスト２をマ
スクとし、下層導電膜１を電極として、電解メッキ法等
により、たとえは銅又は金なとからなる金属メッキ膜３
を厚さ０．６μｍ程度スルーホール部のみ選択的に形成
した工程を示す。第１図りは、前記フォト・レジスト２
を除去した後、下層導電膜１をフォト・リンクラフイー
技術により必要な任意の配線としてパターンニンクしく
配線パターン面は図示せず）下層配線１ａを形成した工
程を示す。第１図Ｅは、前記下層配線ｌａ上に、たとえ
ば酸化膜等からなる層間絶縁膜４をシリカ塗布法あるい
はエッチハック法等の公知の平坦化技術を施こし、スル
ーホール部の金属メッキ膜３上は薄く （約０．６μｍ
）、かつ、下層配線１上は、およそ１μｍ厚程変心形成
した工程を示す。第１図Ｆは、前記層間絶縁膜４上にフ
ォト・レジスト５を塗布し、前スルーホールマスクパタ
ーンと同一マスクを用い再度フォト・リソグラフィー技
術により、パターンニンクしスルホール部の層間絶縁膜
４を金属メッキ膜３が露出するまでエツチング開口した
工程を示す。第１図Ｇは、前記フォト・レジスト５を除
去した後、アルミニウムなどからなる導電膜を１μｍ程
度被着し、上層配線６を形成した工程を示す。
以上説明したように本発明は、下層配線の凸部の形成と
層間絶縁膜の平坦化により、スルーホール段差の少ない
層間接続を可能とし信頼性の向上と配線接続の微細化に
効果がある。
層間絶縁膜の平坦化により、スルーホール段差の少ない
層間接続を可能とし信頼性の向上と配線接続の微細化に
効果がある。
第１図は本発明の一実施例の工程断面図である。
第２図は従来の配線接続部の断面図である。
ｌ・・・・・下層導電膜、１ａ・川・・下層配線、２・
・・・フォト・レジスト、３・・川・金属メッキ膜、４
・・・・層間絶縁膜、５・・・・・フォト・レジスト、
６・・・・・・上Ｎ配線、７・・・・・・スルーホール
、７ａ・・・・・・スルーホール壁部。 代理人 弁理士 内 原 晋 第１置 たスｌし広−ル壁部 躬２図
・・・フォト・レジスト、３・・川・金属メッキ膜、４
・・・・層間絶縁膜、５・・・・・フォト・レジスト、
６・・・・・・上Ｎ配線、７・・・・・・スルーホール
、７ａ・・・・・・スルーホール壁部。 代理人 弁理士 内 原 晋 第１置 たスｌし広−ル壁部 躬２図
Claims (1)
- 半導体装置の配線形成工程において、下層配線となる導
電膜を形成した後、フォトレジストを塗布し、後工程で
使用する上層配線との接続用スルーホール形成マスクを
使用する上層配線との接続用スルーホール形成マスクを
使用し、前記フォト・レジストのスルーホール部を開口
し、導電膜を露出させる工程と、次に電解メッキ法によ
り導電膜露出部にのみ金属膜を堆積し、突出した凸部を
形成する工程と前記下層配線用導電膜を任意な配線とし
てパターン形成する工程と、さらに、フォト・レジスト
を除去した後、層間絶縁膜を公知の平坦化法により平坦
形成する工程と次に上層配線との接続用スルーホールを
開口した後上層配線となる導電膜を被着して配線形成す
る工程とを含むことを特徴とする半導体装置の多層配線
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31689790A JPH04186868A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置の多層配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31689790A JPH04186868A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置の多層配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186868A true JPH04186868A (ja) | 1992-07-03 |
Family
ID=18082131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31689790A Pending JPH04186868A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置の多層配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186868A (ja) |
-
1990
- 1990-11-21 JP JP31689790A patent/JPH04186868A/ja active Pending
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