JPH04177417A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は各色毎に出力情報のメモリを備えて、多色出力
可能なカラープリンタのような記録装置に適応できる信
号処理装置に関するものである。

［従来の技術］ 従来、ホストコンピュータ等から送られて（るカラーコ
ードを含む文字情報を内部のメモリにビットイメージと
して展開し、その後、このビットイメージを読み出して
出力するカラープリンタにおいては、イエロー（Ｙ）、
マゼンタ（Ｍ）、シアン（Ｃ）、ブラック（Ｋ）の４色
の各色に対応したメモリを有しており、各色の組合せに
より、多′色の記録を可能にしている。また同一位置に
Ｙ、Ｍ、Ｃが記録される場合、その位置の色はＫを出力
する、いわゆる墨入れ処理が行われる。

［発明が解決しようとしている課題］ しかしながら、１ペ一ジ分の墨入れ処理なＣＰＵが行な
うと処理速度が低下するという欠点を有している。

本発明は、上述した従来例の欠点に鑑みてなされたもの
であり、その目的とするところは、ＣＰＵにて各色、４
組のビットをチエツクする動作を除去し、処理速度の向
上することができる信号処理装置を提供する点にある。

［課題を解決するための手段］ 上述した課題を解決し、目的を達成するため、本発明に
係る信号処理装置は、画像データを入力する入力手段と
、前記入力手段で入力した画像データを画素単位に記憶
する第１の記憶手段と、前記第１の記憶手段で記憶した
画像データにおいて、一部の色成分に対応する画像デー
タを同時に読み出す読み出し手段と、前記読み出し手段
で読み出した画像データに基づいて一画素分の全色成分
に対応する画像データを決定する決定手段と、前記決定
手段で決定した画像データを同時に記憶する第２の記憶
手段とを備えることを特徴とする。

［作用コ かかる構成によれば、入力手段は画像データを入力し、
第１の記憶手段は入力手段で入力した画像データを画素
単位に記憶し、読み出し手段は第１の記憶手段で記憶し
た画像データにおいて、−部の色成分に対応する画像デ
ータを同時に読み出し、決定手段は読み出し手段で読み
出した画像データに基づいて一画素分の全色成分に対応
する画像データを決定し、第２の記憶手段は決定手段で
決定した画像データを同時に記憶する。

［実施例コ 以下、図面を参照して本発明の好適な実施例を詳細に説
明する。

第２図は本発明に係る信号処理装置を適応した記録装置
の一実施例を示すブロック図である。同図において、１
００は本装置全体の制御を行なうＣＰＵ　（中央演算装
置）であり、１０３で示されるＲＯＭ　（リードオンリ
ーメモリ）に内蔵した制御プログラムで動作する。１０
１はメモリ・リード／ライト回路であって、各色毎の出
力情報を記憶するメモリであるＲＡＭ　（ランダムアク
セスメモリ）１０２のリード／ライト制御を実行する。

１０４は文字情報などのデータを入力するデータ入力部
である。１０５はデータ入力部１０４から入力されたデ
ータを信号処理した後に出力を行なうデータ出力部であ
り、これにはカラープリンタが該当する。

第１図は第２図のメモリ・リード／ライト回路１０１の
構成を示すブロック図である。同図において、図中右端
に並ぶ矢印は信号または情報の流れる方向を示し、矢印
の途中に斜線と共に記された数字は、その信号または情
報が何ビットで構成されているかを示している。１は第
２図のＣＰｔＪｌｏｏからの起動信号２及びリード／ラ
イト（Ｒ／Ｗ）信号３により起動されるタイミング発生
回路であり、メモリ・リード／ライトのタイミング制御
を行なう。１０２ａ、１０２ｂ、１０２ｃ。

１０２ｄはそれぞれＹ、Ｍ、Ｃ，にの各色の出力情報を
記憶するＲＡＭであり、例えばビットイメージ等が展開
され、またそれぞれアドレスの下位２ビットＡＯ，ＡＩ
が、００，１０，０１，１１の時に対応するＲＡＭであ
る。８はタイミング発生回路１から供給されるＲＡＭ１
０２ａ、１０２ｂ、１０２ｃ、１０２ｄのメモリ・リー
ド／ライト信号であり、ＨＩＧＨレベルでデータの読み
出し、またＬＯＷレベルでデータの書き込みが行なわれ
る。４はＲＡＭ１０２ａ、１０２ｂ、１０２ｃ、１０２
ｄの出力データ９ａ、９ｂ、９ｃ、９ｄを読み出すため
のセレクタであり、アドレスの下位ビットＡＯ，ＡＩに
より選択される。

５はビット処理ユニットであり、ＲＡＭ１０２ａ、１０
２ｂ、１０２ｃ、１０２ｄの出力データ９ａ、９ｂ、９
ｃ、９ｄと、ＣＰＵ１００のデータバス１０のデータと
の間でビット処理を行ない、その出力データを決定し、
入力データバス１０ａ、１０ｂ、１０ｃ、１０ｄに出力
して、ＲＡＭ１０２ａ、ｂ、ｃ、ｄ、に入力させる。

第３図は第１図のビット処理ユニット５の内部の詳細な
構成を示す回路図である。同図において、２０はアドレ
スＡＯ，Ａｌを入力とするデコーダであり、ＡＯ，Ａｌ
が００の時は出力５０が、１ｏの時は出力５１が、０１
の時は出力５２が、１１の時は出力５３がＬＯＷレベル
になる。

２１はデコーダー２０の出力５０を反転するインバータ
回路、２２はデコーダ２０の出力５１を反転するインバ
ータ回路、２３はデコーダ２０の出力５２を反転インバ
ータ回路、２４はデコーダ２０の出力５３を反転するイ
ンバータ回路である。

２５はインバータ回路２１の出力とＣＰＵ１００のデー
タバス７との論理積をとるＡＮＤ回路、２６はインバー
タ回路２２の出力とＣＰＵ１００のデータバス７との論
理積をとるＡＮＤ回路、２７はインバータ回路２３の出
力とＣＰＵ１００のデータバス７との論理積をとるＡＮ
Ｄ回路、３１はインバータ回路２４の出力とＣＰＵ１０
０のデータバスとの論理積をとるＮＡＮＡ回路である。

２８はデコーダ２０の出力５０とＲＡＭ　１０２ａの出
力９ａとの論理積をとるＡＮＤ回路、２９はデコーダ２
０の出力Ｓ１とＲＡＭ１０２ｂの出力９ｂとの論理積を
とるＡＮＤ回路、３０はデコーダ２０の出力５２とＲＡ
Ｍ１０２ｃの出力９ｃとの論理積をとるＡＮＤ回路であ
る。

３２はＡＮＤ回路２５の出力とＡＮＤ回路２８の出力と
の論理和をとるＯＲ回路、３３はＡＮＤ回路２６の出力
とＡＮＤ回路２９の出力との論理和をとるＯＲ回路、３
４はＡＮＤ回路２７の出力とＡＮＤ回路３０の出力との
論理和をとるＯＲ回路である。３６はＯＲ回路３２の出
力と、ＯＲ回路３３の出力と、ＯＲ回路３４の出力と、
ＯＲ回路３４の出力との論理積をとるＮＡＮＤＡＮＤ回
路。３５はＮＡＮＤ回路３６の出力とＮＡＮＤ回路３１
の出力との論理積をとるＡＮ、Ｄ回路である。

３７はＡＮＤ回路２５の出力とＡＮＤ回路３５の出力と
の論理回路積をとるＡＮＤ回路、３８はＡＮＤ回路２８
の出力とＡＮＤ回路３５の出力との論理積をとるＡＮＤ
回路、３９はＡＮＤ回路２６の出力とＡＮＤ回路３５の
出力との論理積をとるＡＮＤ回路、４０はＡＮＤ回路２
９の出力とＡＮＤ回路３５の出力との論理積をとるＡＮ
Ｄ回路、４１はＡＮＤ回路２７の出力とＡＮＤ回路３５
の出力との論理積をとるＡＮＤ回路、４２はＡＮＤ回路
３０の出力とＡＮＤ回路３５の出力との論理積をとるＡ
ＮＤ回路である。

４３はＡＮＤ回路３７の出力とＡＮＤ回路３８の出力と
の論理積をとるＯＲ回路であり、その出力はＲＡＭ１０
２ａの入力データバス１０ａのデータとなる。４４はＡ
ＮＤ回路３９の出力とＡＮＤ回路４０の出力との論理積
をとるＯＲ回路であり、その出力はＲＡＭ１０２ｂの入
力データバス１０ｂのデータとなる。４５はＡＮＤ回路
４１の出力とＡＮＤ回路４２の出力との論理積をとるＯ
Ｒ回路であり、その出力はＲＡＭ１０２ｃの入力データ
バス１０ｃのデータとなる。４６はＡＮＤ回路３５の出
力を反転するインバータ回路であり、その出力はＲＡＭ
１０２ｄの入力データバス１０ｄのデータとなる。

次に、ビット処理ユニット５の動作を第３図に基づいて
説明する。

ＣＰＵ１００は、まずＲＡＭ１０２（７）内容を“０”
クリアするため、アドレス６の下位２ビット’ＡＯ，Ａ
ＩをそれぞれＯＯにし、データバス７上にデータ“Ｏ”
を出力し、ＲＡＭ１０２ａを“Ｏ”クリアする。第３図
においては、デコーダ２０の出力５０はＬＯＷレベルと
なり、５１，５２．５３はＨＩＧＨレベルとなっている
。またここでデータバス７は“Ｏ”となっているため、
ＡＮＤ回路２５，２６．２７は閉じ、またＡＮＤ回路２
８は閉じる。従ってＯＲ回路３２の出力はＬＯＷレベル
となり、ＮＡＮＤ回路３６の出力はＨＩＧＨとなる。ま
たＮＡＮＤ回路３１の出力はデータバス７においてデー
タ“Ｏ”がＣＰＵ１００より出力されているため、ＨＩ
ＧＨレベルとなっている。従ってＡＮＤ回路３５の出力
は開きＨＩＧ′Ｈレベルとなる。ＡＮＤ回路２５．ＡＮ
Ｄ回路２８は共に閉じているため、ＮＡＮＤ回路３７゜
３８は共に閉じ、ＯＲ回路４３の出力はＬＯＷレベルと
なり、ＲＡＭ１０２ａは“０”クリアされる。

同様のことがＲＡＭ１０２ｂ、１０２ｃに対して行なわ
れる。またＲＡＭ１０２ｂに対しては、ＡＮＤ回路３５
の出力はＨＩＧＨレベルとなっており、インバータ回路
４６により反転され、ＲＡＭ１０２ｄの入力データバス
１０ｄはＬＯＷレベルとなり同様に“０”クリアされる
。

第４図は本実施例による墨入れ処理における各ＲＡＭの
ビット処理出力の一例を示す図である。

同図において、（ａ）、（ｂ）、（ｃ）、（ｄ）はそれ
ぞれＲＡＭ１０２ａ、ｂ、ｃ、ｄに既に書き込まれてい
るデータを示し、ＣＰＵ１００がＲＡＭ１０２ａにこれ
から書き込もうとするデータ（ｅ）により、墨入れ処理
を行なった後の入力データバス１０ａ、１０ｂ、１０ｃ
、１０ｄのデータを（ａ）’、（ｂ）’、（ｃ）’、（
ｄ）’に示す。

ＣＰＵ１００はＲＡＭ１０２ａにデータ（ｅ）を書き込
むため、アドレス６の下位２ビツトＡＯ、Ａｌを０．Ｏ
にする。デコーダ２０はその出力５０をＬＯＷレベルと
して他の出力５１，５２゜５３をＨＩＧＨレベルとする
。従ってＡＮＤ回路２６．２７．２８は閉じる。

次に、第４図を用いてＬＳＢについて説明する。

ＲＡＭ１０２ｂからのデータ（ｂ）、及びＲＡＭ　１０
２　ｃからのデータ（Ｃ）においてはデータ“１”であ
るため、ＡＮＤ回路２９．３０の出力はＨＩＧＨとなり
、またＯＲ回路３３．３４の出力もＨＩＧＨとなってい
る。またデータバス７においては“１”であり、インバ
ータ回路２１の出力はＨＩＧＨレベルとなっているため
、ＡＮＤ回路２５の出力はＨＩＧＨとなり、ＯＲ回路３
２の出力もＨＩＧＨとなる。ＯＲ回路３２，３３．３４
の出力がＨＩＧＨになることでＮＡＮＤＡＮＤ回路３６
はＬＯＷとなりＡＮＤ回路３５は閉じＬＯＷレベルとな
る。ＡＮＤ回路３５の出力がＬＯＷレベルになることで
ＡＮＤ回路３７，３８，３９．４０，４１．４２は閉じ
、ＯＲ回路４３，４４．４５の出力はＬＯＷレベルとな
る。即ち、第４図の（ａ）’　、（ｂ）’　　（ｃ）’
のＬＳＢはＯとなる。また、インバータ４６により反転
されるため、インバータ４６の出力はＨＩＧＨレベルと
なる。これは（ｄ）のＬＳＢがＯのためである。

つまり、Ｙ、Ｍ、Ｃが同一位置に印字される場合、Ｙ、
Ｍ、Ｃのビットは“Ｏ”クリアされＫに相当するビット
が“１”にセットされる。

ＮＡＮＤＡＮＤ回路３６これから書き込むデータと既に
書かれているデータをチエツクする、すなわち、Ｙ、Ｍ
、Ｃの各ビットがセットされれば、ＮＡＮＤＡＮＤ回路
３６はＬＯＷレベルとなり、Ｙ、Ｍ、Ｃの各ビットな“
０”クリアし、Ｋビットを１″にセットする。

また、ＣＰＵ１００がＲＡＭ１０２ｄに書き込む場合は
、アドレス６の下位２ビットＡＯ，ＡＩを１，１とする
。デコーダ２０では、その出力５０．５１．５２をＨＩ
ＧＨレベルとし、出力５３をＬＯＷレベルとして出力す
る。インバータ２４の出力はＨＩＧＨレベルとなり、Ｎ
ＡＮＤＡＮＤ回路３１はＣＰＵ１００のデータ７により
開閉する。ＣＰＵ１００のデータ７（第３図）が“１”
の時、ＮＡＮＤＡＮＤ回路３１はＬＯＷとなり、ＡＮＤ
回路３５の出力もＬＯＷとなり、前述と同様にＲＡ　Ｍ
　１０２　ａ　、　　１０２　ｂ　、　　１０２　ｃへ
の入力データＩＯａ、１０ｂ、１０ｃはＬＯＷレベル、
つまりは“Ｏ”クリア、ＲＡＭ１０２ｄへの入力データ
ｌｏｄはＨＩＧＨレベル、つまりは“１”をセットする
ことになる。この事はＫのビットを“１”にセットする
時はＹ、Ｍ、Ｃのビットな“Ｏ”クリアすることを意味
する。

次に、ビットイメージデータをＲＡＭ１０２に展開する
時の動作を説明する。

第５図はＣＰＵ１００がビットイメージデータな各ＲＡ
Ｍ１０２に展開する時の動作タイミングを示すタイミン
グチャートである。

ＣＰＵ１００はアドレス、データをそれぞれアドレスバ
ス６、データバス７に出力する（タイミングＴＩ）。

次に、ＣＰＵ１００はＲ／Ｗ信号３をライト指示、即ち
、ＬＯＷレベルにし、起動信号２を真（ＬＯＷレベル）
にする（タイミングＴ２）。これらの信号を入力すると
、タイミング発生回路１は、メモリ・リード／ライト信
号８をリード指示のＨＩＧＨレベルにしてＲＡＭ１０２
ａ、１０２ｂ、１０２ｃ、１０２ｄに対してデータのリ
ード動作を開始する。一定のメモリアクセス時間経過後
、ＲＡＭ１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの出
力データ９ａ、９ｂ、９ｃ、９ｄが第４図の（ａ）、（
ｂ）、（Ｃ）、（ｄ）に示すデータとなって確定する（
タイミングＴ３）。

その後、ビット処理ユニット５で処理されたデータ１０
ａ、１０ｂ、１０ｃ、１０ｄが第４図の（ａ）’、（ｂ
）’、（Ｃ）’、（ｄ）’のデータとなって各ＲＡＭ１
０２ａ、１０２ｂ、１０２ｃ、１０２ｄへ出力される（
タイミングＴ４）。

その後、タイミング発生回路１は、メモリリード／ライ
ト信号７をライト指示、即ち、ＬＯＷレベルにし、ＲＡ
Ｍ１０２ａ、１０２ｂ、１０２ｃ、１０２ｄにデータを
書き込む（タイミングＴ５）。

その後、タイミング発生回路１はメモリ・リード／ライ
ト信号７をＨＩＧＨレベルにし書き込み動作を終了する
（タイミングＴ６）。また、この時タイミング発生回路
１はＣＰＵ１００に対して終了信号１１を出力する。Ｃ
ＰＵ１００はこの終了信号１１を受けて、ＲＡＭ１０２
へのアクセスを終了する（タイミングＴ７）。

以上説明したように、本実施例によれば、各色に対応す
るメモリをチエツクし、墨入れ処理を自動的に行なうた
め、ＣＰＵの速度向上に著しい効果が得られる。

なお、上述の本実施例においては、ＲＡＭＩＯ２の入出
力バスを分離し、別バスで構成しているが、ビット処理
ユニット内においてラッチ回路（図示しない）を設ける
ことにより、入出力共通バスで構成することができる。

［発明の効果］ 以上説明したように、本発明によれば、ＣＰＵの速度向
上に著しい効果が得られる。

【図面の簡単な説明】

第１図は第２図のメモリ・リード／ライト回路１０１の
構成を示すブロック図、 第２図は本発明に係る信号処理装置を適応した記録装置
の一実施例を示すブロック図、第３図は第１図のビット
処理ユニット５の内部の詳細な構成を示す回路図、 第４図は本実施例による墨入れ処理における各ＲＡＭの
ビット処理出力の一例を示す図、第５図はＣＰＵ１００
がビットイメージデータを各ＲＡＭ１０２に展開する時
の動作タイミングを示すタイミングチャートである。 図中、１・・・タイミング発生回路、２・・・起動信号
、４・・・セレクタ、５・・・ビット処理ユニット、２
０・・・デコーダ、２１〜２４．４６・・・インバータ
、２５〜３０，３５．３７〜４２・・・ＡＮＤ回路、３
１．３６・・・ＮＡＮＤＡＮＤ回路〜３４．４３〜４５
・・・ＯＲ回路、１００・・・ＣＰＵ、１０１・・・メ
モリリード／ライト回路、１０２，１０２ａ　〜１０２
ｄ−ＲＡ　Ｍ、１０３　・ＲＯＭ、１０４−・・データ
入力部、１０５・・・データ出力部である。 ＋１ 第２図

Claims (2)

【特許請求の範囲】
1. （１）画像データを入力する入力手段と、 前記入力手段で入力した画像データを画素単位に記憶す
   る第１の記憶手段と、 前記第１の記憶手段で記憶した画像データにおいて、一
   部の色成分に対応する画像データを同時に読み出す読み
   出し手段と、 前記読み出し手段で読み出した画像データに基づいて一
   画素分の全色成分に対応する画像データを決定する決定
   手段と、 前記決定手段で決定した画像データを同時に記憶する第
   ２の記憶手段とを備えることを特徴とする信号処理装置
   。
2. （２）前記第１の記憶手段と前記第２の記憶手段とは、
   同一のメモリを使用し、色成分別に分離されていること
   を特徴とする請求項第１項記載の信号処理装置。